參數(shù)資料
型號： MCIMX31
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Multimedia Applications Processors
中文描述： 多媒體應(yīng)用處理器
文件頁數(shù)： 109/170頁
文件大?。?/td> 1562K
代理商： MCIMX31
Electrical Characteristics
i.MX31/i.MX31L Advance Information, Rev. 1.4
Freescale Semiconductor
109
Preliminary
Figure 50. TFT Panels Timing Diagram—Vertical Sync Pulse
Table 48
shows timing parameters of signals presented in
Figure 49
and
Figure 50
.
Table 48. Synchronous Display Interface Timing Parameters—Pixel Level
ID
Parameter
Symbol
Value
Units
IP5
Display interface clock period
Tdicp
(
1
)
1
Display interface clock period immediate value.
Display interface clock period average value.
ns
IP6
Display pixel clock period
Tdpcp
(DISP3_IF_CLK_CNT_D+1) * Tdicp
ns
IP7
Screen width
Tsw
(SCREEN_WIDTH+1) * Tdpcp
ns
IP8
HSYNC width
Thsw
(H_SYNC_WIDTH+1) * Tdpcp
ns
IP9
Horizontal blank interval 1
Thbi1
BGXP * Tdpcp
ns
IP10
Horizontal blank interval 2
Thbi2
(SCREEN_WIDTH - BGXP - FW) * Tdpcp
ns
IP12
Screen height
Tsh
(SCREEN_HEIGHT+1) * Tsw
ns
IP13
VSYNC width
Tvsw
if V_SYNC_WIDTH_L = 0 than
(V_SYNC_WIDTH+1) * Tdpcp
else
(V_SYNC_WIDTH+1) * Tsw
ns
IP14
Vertical blank interval 1
Tvbi1
BGYP * Tsw
ns
IP15
Vertical blank interval 2
Tvbi2
(SCREEN_HEIGHT - BGYP - FH) * Tsw
ns
IP14
DISPB_D3_VSYNC
DISPB_D3_HSYNC
DISPB_D3_DRDY
Start of frame
End of frame
IP12
IP15
IP13
IP11
Tdicp
THSP_CLK
HSP_CLK_PERIOD
-----------------------------------------------------------------
for integer DISP3_IF_CLK_PER_WR
HSP_CLK_PERIOD
,
THSP_CLK
floorDISP3_IF_CLK_PER_WR
HSP_CLK_PERIOD
0.5
0.5
±
+
for fractional DISP3_IF_CLK_PER_WR
HSP_CLK_PERIOD
,
=
Tdicp
THSP_CLK
HSP_CLK_PERIOD
-----------------------------------------------------------------
=
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