參數(shù)資料
型號： MCIMX514AJM6C
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： SPECIALTY MICROPROCESSOR CIRCUIT, PBGA529
封裝： 19 X 19 MM, 0.8 MM PITCH, ROHS COMPLIANT, BGA-529
文件頁數(shù)： 136/172頁
文件大?。?/td> 2218K
代理商： MCIMX514AJM6C
i.MX51A Automotive and Infotainment Applications Processors, Rev. 4
66
Freescale Semiconductor
Electrical Characteristics
Figure 35 shows the timing diagram for DDR2 SDRM write cycle. The timing parameters for this diagram
appear in Table 60.
Figure 35. DDR2 SDRAM Write Cycle
Table 60. DDR2 SDRAM Write Cycle
ID
Parameter
Symbol
SDCLK = 200 MHz
Unit
Min
Max
DDR17
DQ and DQM setup time to DQS (differential strobe)1
1 These values are for DQ/DM slew rates of 1 V/ns and DQS/DQS_B differential slew rates of 2 V/ns. For different values use
derating table below
tDS(base)
0.15
—
ns
DDR18
DQ and DQM hold time to DQS (differential strobe)1
tDH(base)
0.275
—
ns
DDR17
DQ and DQM setup time to DQS (single-ended strobe)2
2 These values are for DQ/DM slew rates of 1 V/ns and DQS slew rates of 1 V/ns. For different values use derating table below
tDS1(base)
0.025
—
ns
DDR18
DQ and DQM hold time to DQS
(single-ended strobe)2
tDH1(base)
0.025
—
ns
DDR19
Write cycle DQS falling edge to SDCLK output setup time
tDSS
0.2
—
tCK
DDR20
Write cycle DQS falling edge to SDCLK output hold time
tDSH
0.2
—
tCK
DDR21
DQS latching rising transitions to associated clock edges
tDQSS
–0.25
0.25
tCK
DDR22
DQS high level width
tDQSH
0.35
—
tCK
DDR23
DQS low level width
tDQSL
0.35
—
tCK
SDCLK
SDCLK_B
DQS (output)
DQ (output)
DQM (output)
Data
DM
DDR17
DDR18
DDR19
DDR20
DDR21
DDR23
DDR22
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PDF描述
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