參數(shù)資料
型號： MCIMX514AJM6C
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： SPECIALTY MICROPROCESSOR CIRCUIT, PBGA529
封裝： 19 X 19 MM, 0.8 MM PITCH, ROHS COMPLIANT, BGA-529
文件頁數(shù)： 147/172頁
文件大小： 2218K
代理商： MCIMX514AJM6C
i.MX51A Automotive and Infotainment Applications Processors, Rev. 4
76
Freescale Semiconductor
Electrical Characteristics
4.7.4.3
MII Async Inputs Signal Timing (FEC_CRS and FEC_COL)
Table 72 lists MII asynchronous inputs signal timing information. Figure 44 shows MII asynchronous
input timings listed in Table 72.
.
Figure 44. MII Async Inputs Timing Diagram
4.7.4.4
MII Serial Management Channel Timing (FEC_MDIO and FEC_MDC)
Table 73 lists MII serial management channel timings. Figure 45 shows MII serial management channel
timings listed in Table 73. The MDC frequency should be equal to or less than 2.5 MHz to be compliant
with the IEEE 802.3 MII specification. However the FEC can function correctly with a maximum MDC
frequency of 15 MHz.
Table 72. MII Async Inputs Signal Timing
Num
Characteristic
Min
Max
Unit
M91
1 FEC_COL has the same timing in 10 Mbit 7-wire interface mode.
FEC_CRS to FEC_COL minimum pulse width
1.5
—
FEC_TX_CLK period
Table 73. MII Transmit Signal Timing
ID
Characteristic
Min
Max
Unit
M10
FEC_MDC falling edge to FEC_MDIO output invalid (minimum propagation delay)
0
—
ns
M11
FEC_MDC falling edge to FEC_MDIO output valid (max propagation delay)
—
5
ns
M12
FEC_MDIO (input) to FEC_MDC rising edge setup
18
—
ns
M13
FEC_MDIO (input) to FEC_MDC rising edge hold
0
—
ns
M14
FEC_MDC pulse width high
40% 60% FEC_MDC period
M15
FEC_MDC pulse width low
40% 60% FEC_MDC period
FEC_CRS, FEC_COL
M9
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