參數(shù)資料
型號(hào)： PCI4515ZHK
廠商： Texas Instruments, Inc.
英文描述： SINGLE SOCKET CARDBUS CONTROLLER WITH INTEGRATED
中文描述： 單插槽CardBus控制器，它集成
文件頁數(shù)： 213/216頁
文件大?。?/td> 1138K
代理商： PCI4515ZHK
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115
11.5 PCI Clock/Reset Timing Requirements Over Recommended Ranges of Supply
Voltage and Operating Free-Air Temperature
PARAMETER
ALTERNATE
SYMBOL
TEST CONDITIONS
MIN
MAX
UNIT
tc
tw(H)
tw(L)
tr, tf
tw
tsu
Cycle time, PCLK
tcyc
thigh
tlow
v/
t
trst
trst-clk
30
ns
Pulse duration (width), PCLK high
11
ns
Pulse duration (width), PCLK low
11
ns
Slew rate, PCLK
1
4
V/ns
Pulse duration (width), GRST
1
ms
Setup time, PCLK active at end of PRST
100
s
11.6 Switching Characteristics for PHY Port Interface
PARAMETER
TEST CONDITIONS
MIN
TYP
MAX
±
0.15
±
0.10
1.2
UNIT
Jitter, transmit
Between TPA and TPB
ns
Skew, transmit
Between TPA and TPB
ns
tr
tf
TP differential rise time, transmit
10% to 90%, at 1394 connector
0.5
ns
TP differential fall time, transmit
90% to 10%, at 1394 connector
0.5
1.2
ns
11.7 Operating, Timing, and Switching Characteristics of XI
PARAMETER
MIN
TYP
MAX
UNIT
VDD
VIH
VIL
3.0
3.3
3.6
V (PLLVCC)
V
High-level input voltage
0.63VCC
Low-level input voltage
0.33VCC
V
Input clock frequency
24.576
MHz
Input clock frequency tolerance
<100
PPM
Input slew rate
0.2
4
V/ns
Input clock duty cycle
40%
60%
11.8 PCI Timing Requirements Over Recommended Ranges of Supply Voltage and
Operating Free-Air Temperature
This data manual uses the following conventions to describe time ( t ) intervals. The format is t
A
, where
subscript A
indicates the type of dynamic parameter being represented. One of the following is used: t
pd
= propagation delay time,
t
d
(t
en
, t
dis
) = delay time, t
su
= setup time, and t
h
= hold time.
PARAMETER
ALTERNATE
SYMBOL
TEST CONDITIONS
MIN
MAX
UNIT
tpd
Propagation delay time, See Note 4
PCLK-to-shared signal
valid delay time
tval
CL = 50 pF,
See Note 4
11
ns
PCLK-to-shared signal
invalid delay time
tinv
2
ten
tdis
tsu
th
NOTE 4: PCI shared signals are AD31AD0, C/BE3C/BE0, FRAME, TRDY, IRDY, STOP, IDSEL, DEVSEL, and PAR.
Enable time, high impedance-to-active delay time from PCLK
ton
toff
tsu
th
2
ns
Disable time, active-to-high impedance delay time from PCLK
28
ns
Setup time before PCLK valid
7
ns
Hold time after PCLK high
0
ns
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