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參數(shù)資料
| 型號： | PCI4515ZHK |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | SINGLE SOCKET CARDBUS CONTROLLER WITH INTEGRATED |
| 中文描述： | 單插槽CardBus控制器，它集成 |
| 文件頁數(shù)： | 27/216頁 |
| 文件大?。?/td> | 1138K |
| 代理商： | PCI4515ZHK |
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29
The terminals are grouped in tables by functionality, such as PCI system function, power-supply function, etc. The
terminal numbers are also listed for convenient reference.
Table 24. Power Supply Terminals
TERMINAL
I/O
DESCRIPTION
NAME
NUMBER
AGND
R14, U13, U14
Analog ground terminals
AVDD
P13, P14, U15
3.3-V analog circuit power terminals. A parallel combination of high frequency decoupling capacitors
near each terminal is suggested, such as 0.1
μ
F and 0.001
μ
F. Lower frequency 10-
μ
F filtering
capacitors are also recommended. These supply terminals are separated from VDPLL_33 internal
to the controller to provide noise isolation. They must be tied to a low-impedance point on the circuit
board.
GND
F07, F10, F13,
G14, H06, K06,
K14, M14, N06,
P07, P09
Digital ground terminal
VCC
F06, F09, F12,
F14, J06, J14,
L06, L14, P06,
P08, P10
3.3-V power supply terminal for I/O and internal voltage regulator
VCCA
VCCP
A15, J19
Clamp voltage for PC Card A interface. Matches card A signaling environment, 5 V or 3.3 V
P01, W08
Clamp voltage for PCI and miscellaneous I/O, 5 V or 3.3 V
1.5-V PLL circuit power terminal. An external capacitor (0.1
μ
F recommended) must be placed
between terminals R17 and U18 (VSSPLL) when the internal voltage regulator is enabled
(VR_EN = 0 V). When the internal voltage regulator is disabled, 1.5-V must be supplied to this
terminal and a parallel combination of high frequency decoupling capacitors near the terminal is
suggested, such as 0.1
μ
F and 0.001
μ
F. Lower frequency 10-
μ
F filtering capacitors are also
recommended.
VDPLL_15
P15
VDPLL_33
U19
3.3-V PLL circuit power terminal. A parallel combination of high frequency decoupling capacitors
near the terminal is suggested, such as 0.1
μ
F and 0.001
μ
F. Lower frequency 10-
μ
F filtering
capacitors are also recommended. This supply terminal is separated from AVDD internal to the
controller to provide noise isolation. It must be tied to a low-impedance point on the circuit board.
When the internal voltage regulator is disabled (VR_EN = 3.3 V), no voltage is required to be
supplied to this terminal.
VR_EN
K02
I
Internal voltage regulator enable. Active low
VR_PORT
K01, K19
I/O
1.5-V output from the internal voltage regulator
VSPLL
R17, U18
PLL circuit ground terminal. This terminal must be tied to the low-impedance circuit board ground
plane.
Table 25. PC Card Power Switch Terminals
TERMINAL
I/O
DESCRIPTION
NAME
NUMBER
CLOCK
A09
I/O
Power switch clock. Information on the DATA line is sampled at the rising edge of CLOCK. CLOCK defaults
to an input, but can be changed to an output by using bit 27 (P2CCLK) in the system control register (offset 80h,
see Section 4.29).
DATA
B09
O
Power switch data. DATA is used to communicate socket power control information serially to the power switch.
LATCH
C09
O
Power switch latch. LATCH is asserted by the controller to indicate to the power switch that the data on the DATA
line is valid.
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