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參數(shù)資料
| 型號(hào)： | PM73488 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 5 Gbit/s ATM Switch Fabric Element |
| 中文描述： | ATM SWITCHING CIRCUIT, PBGA596 |
| 封裝： | EPBGA-596 |
| 文件頁數(shù)： | 46/135頁 |
| 文件大?。?/td> | 1735K |
| 代理商： | PM73488 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁當(dāng)前第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁
PMC-Sierra, Inc.
PM73488 QSE
L
PMC-980616
Issue 3
5 Gbit/s ATMSwitch Fabric Element
Released
Datasheet
48
4.2.2
Relation Between Local CELL_START and Data Out of the QSE
The QSE switch latency from the local CELL_START signal to the first nibble depends on the gang mode, as shown
in Figure 31. The switch latency is 8 clocks from the local CELL_START signal for all unicast gang modes, except
for unicast gang mode = 0, in which case the switch latency is 11 clocks..
The CELL_24_START signal is used as a strobe to synchronize the internal state machines of all QSEs and QRTs in
the system. When it occurs, the CELL_24_START signal must be coincident with the CELL_START signal and
should occur every 4N
th
cell time. (The signal is called CELL_24_START for legacy reasons that are no longer rele-
vant.)
4.3
The phase aligners recover a clock from the data in the QSE-to-QSE, QRT-to-QSE, and QSE-to-QRT interfaces as
shown in
Figure 32 on page 49
. The forward cell path consists of five signals, SE_D(3:0) and SE_SOC, while the
backward path consists of one signal, BP_ACK.
General Description of Phase Aligners
In the forward cell path, the phase aligners lock to the SE_SOC_IN signal that has guaranteed signal transitions. The
recovered clock is then used to sample the other signals, SE_D_IN(3:0).
In the backward path, the phase aligners lock to the BP_ACK_IN signal that has guaranteed signal transitions.
Figure 31. QSE Switch Latency
#115. #116. #117.
#0
#1
#2
#3
#115. #116. #117.
#0
End of 8 CLK Valid Window
SE_CLK
Local CELL_START
SOC Pulses
Gang Mode not = 1
SE_D_OUT
SE_SOC_OUT
Gang Mode = 1
SE_D_OUT(1)
SE_SOC_OUT(1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7349 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73488PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
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| PM7349 | 制造商:PMC 制造商全稱:PMC 功能描述:Quad J2, E3 and DS-3 Framer |
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