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參數(shù)資料
| 型號(hào)： | PM73488 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 5 Gbit/s ATM Switch Fabric Element |
| 中文描述： | ATM SWITCHING CIRCUIT, PBGA596 |
| 封裝： | EPBGA-596 |
| 文件頁數(shù)： | 86/135頁 |
| 文件大?。?/td> | 1735K |
| 代理商： | PM73488 |
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PMC-Sierra, Inc.
PM73488 QSE
L
PMC-980616
Issue 3
5 Gbit/s ATMSwitch Fabric Element
Released
Datasheet
88
8.3
Figure 39 shows the bit-level timing for the QSE.
QSE Interface Timing
Tq
RAM_CLK-to-output delay
/RAM_WR, /RAM_OE,
RAM_DATA
RAM_DATA
RAM_DATA
RAM_ADD
1.5
9
ns
Tsd
Thd
Tqa
RAM_CLK setup time
RAM_CLK hold time
RAM_CLK-to-output delay
5.2
0
1.5
ns
ns
ns
10
Figure 39. QSE Bit-Level Timing
Symbol
Parameter
Signals
Min
Max
Unit
Fseclk
Frequency of SE_CLK
SE_CLK
35
a
66
MHz
Tctsu
Control signal setup
CELL_START, CELL_24_START
8.0
ns
Tctho
Control signal hold
CELL_START, CELL_24_START
0
ns
Tseq
Output delay from SE_CLK
SE_D_OUT (15 pF),
BP_ACK_OUT(31:0),
SE_SOC_OUT(7:0)
b
1
6
ns
Output delay skew *
SE_D_OUT(0,3:0) and SE_SOC_OUT
SE_D_OUT(1,3:0) and SE_SOC_OUT
SE_D_OUT(2,3:0) and SE_SOC_OUT
SE_D_OUT(3,3:0) and SE_SOC_OUT
1.9
ns
Input delay skew *
SE_D_IN(0,3:0) and SE_SOC_IN(0)
SE_D_IN(1,3:0) and SE_SOC_IN(1)
SE_D_IN(2,3:0) and SE_SOC_IN(2)
SE_D_IN(3,3:0) and SE_SOC_IN(3)
3.5
ns
*
When the phase aligners are turned on, Tsesu and Tseho are no longer defined. However, the maximum input and output
skew and jitter on these signals with respect to the SE_SOC_IN is constrained to specification listed in this table.
Table 28.
RAM Interface Timing (Continued)
Symbol
Parameter
Conditions
Min
Max
Unit
Tctsu
Tsesu
Fseclk
Tseho
Tseq
Tctho
Tseq
SE_CLK
SE_D_IN(31:0, 3:0), BP_ACK_IN(31:0)
SE_D_OUT(31:0,3:0), BP_ACK_OUT(31:0)
CELL_START, CELL_24_START
SE_SOC_OUT(7:0)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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