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參數(shù)資料
| 型號： | PM8315 |
| 廠商： | PMC-Sierra, Inc. |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 266/329頁 |
| 文件大小： | 3024K |
| 代理商： | PM8315 |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
251
13.2 DS3 System Side Interface Timing
Figure 58
- Framer Mode DS3 Transmit Input Stream
TDATI
INFO 84
TFPI/TMFPI
INFO 84
INFO 83
INFO 82
X1
INFO 2
INFO 1
X2
INFO 1
INFO 2
INFO 3
INFO 84
INFO 82 INFO 83
F4
INFO 82 INFO 83
TFPO/TMFPO
TICLK or RCLK
Figure 59
- Framer Mode DS3 Transmit Input Stream With TGAPCLK
TGAPCLK
TDATI
INFO 1
INFO 83
INFO 82
INFO 81
INFO 3
INFO 2
INFO 2
INFO 3
INFO 4
INFO 1
INFO 83 INFO 84
INFO 83 INFO 84
INFO 1
The Framer Mode DS3 Transmit Input Stream diagram (Figure 58) shows the
expected format of the inputs TDATI and TFPI/TMFPI along with TICLK and the
output TFPO/TMFPO when the OPMODE[1:0] bits are set to “DS3 Framer Only
mode” in the Global Configuration register. If the TXMFPI bit in the DS3 Master
Unchannelized Interface Options register is logic 0, then TFPI is valid, and the
TEMUX will expect TFPI to pulse for every DS3 overhead bit with alignment to
TDATI. If the TXMFPI register bit is logic 1, then TMFPI is valid, and the TEMUX
will expect TMFPI to pulse once every DS3 M-frame with alignment to TDATI. If
the TXMFPO bit in the DS3 Master Unchannelized Interface Options register is
logic 0, then TFPO is valid, and the TEMUX will pulse TFPO once every 85
TICLK cycles, providing upstream equipment with a reference DS3 overhead
pulse. If the TXMFPO register bit is logic 1, then TMFPO is valid and the
TEMUX will pulse TMFPO once every 4760 TICLK cycles, providing upstream
equipment with a reference M-frame pulse. The alignment of TFPO or TMFPO
is arbitrary. There is no set relationship between TFPO/TMFPO and
TFPI/TMFPI. When the DS3 interface is loop timed by setting the LOOPT bit in
the DS3 Master Data Source register, RCLK replaces TICLK as the transmit
timing reference and all timing is relative to RCLK.
The TGAPCLK output is available in place of TFPO/TMFPO when the TXGAPEN
bit in the DS3 Master Unchannelized Interface Options register is set to logic 1,
as in Figure 59. TGAPCLK remains high during the overhead bit positions.
TDATI is sampled on the active edge of TGAPCLK when TXGAPEN is set to
logic 1 and on the active edge of TICLK when TXGAPEN is set to logic 0. The
TDATIFALL bit in the DS3 Master Unchannelized Interface Options register
selects the active edge of TICLK or TGAPCLK for sampling TDATI.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM8315-PI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8315-PI | 制造商:PMC-Sierra 功能描述: |
| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全稱:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
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