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參數(shù)資料
| 型號： | PSB7238 |
| 廠商： | SIEMENS A G |
| 元件分類： | 編解碼器 |
| 英文描述： | Joint Audio Decoder-Encoder - Multimode |
| 中文描述： | A/MU-LAW, PCM CODEC, PQFP100 |
| 文件頁數(shù)： | 37/190頁 |
| 文件大小： | 2255K |
| 代理商： | PSB7238 |
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PSB 7238
Interfaces and Memory Organization
Semiconductor Group
37
Data Sheet 1998-07-01
Software Interrupts
For communication between the host software and the DSP software, the soft interrupt
registers IND (from DSP to host) and INH (from host to DSP) can be used.
Interrupt from Host to DSP
A write operation by the host to address 50
H
(INH) causes a maskable INH interrupt
status to be generated on INT1 to the DSP, and the Interrupt Host Busy bit INHB
(address 50
H
, readable by host) to be set to ‘1’. Having recognized an INH interrupt
status, the DSP (firmware) reads address 3050
H
(INH). This read operation
automatically resets the HINT interrupt status bit in the DSP Interrupt Status Register for
INT1 (address 3074
H
). The INHB bit can be written by the DSP again to ‘0’ to indicate
that it is ready to accept a new interrupt from the host, which it would usually (but not
necessarily) do after it has read the INH register. The 16-bit control register located at
60/61
H
(3060/3061
H
) may contain additional information for the DSP to read after an INH
interrupt. Please refer to the specific interface procedures for details.
Table 11
For reading a register from
address
(2000
H
+ a5:0)
Host writes byte: 1 0 a5 a4 a3 a2 a1 a0 to address 40
H
.
This causes RDY bit to be set to 0. Internally, an RACC
interrupt status (INT1 line) is generated to the DSP.
Firmware:
DSP reads address 3040
H
, recognizes a “read” access
(most significant bit = 1), fetches data from (2000
H
+ a5:0),
writes into 3041
H
and sets RDY bit (address 3040
H
/40
H
) to
‘1’.
After polling RDY bit to be ‘1’, the host can read the data
from 41
H
, and access 40
H
for another operation.
Host writes data into address 41
H
.
Host writes byte: 0 0 a5 a4 a3 a2 a1 a0 to address 40
H
.
This causes RDY bit to be set to 0. Internally, an RACC
interrupt status (INT1 line) is generated to the DSP.
Firmware:
DSP reads address 3040
H
, recognizes a “write” access
(most significant bit = 0), fetches data from 3041
H
, writes it
into (2000
H
+ a5:0), and sets RDY bit (address 3040
H
/40
H
)
to ‘1’.
After polling RDY bit to be ‘1’, the host can access 40
H
for
another operation.
For writing a register at
address
(2000
H
+ a5:0)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSB7280 | Joint Audio Decoder-Encoder |
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