參數(shù)資料
型號: PSB7238
廠商: SIEMENS A G
元件分類: 編解碼器
英文描述: Joint Audio Decoder-Encoder - Multimode
中文描述: A/MU-LAW, PCM CODEC, PQFP100
文件頁數(shù): 47/190頁
文件大?。?/td> 2255K
代理商: PSB7238
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PSB 7238
Functional Blocks
Semiconductor Group
47
Data Sheet 1998-07-01
Figure 17
CLKO and Timers
After reset the auxiliary clock output CLKO outputs a frequency of 7.68 MHz,
independent of the selection of CM1 bit. Alternatively, CLKO can be programmed (via
CKOS bit in register 2002
H
) to output a frequency obtained from the DSP clock via a
programmable baud rate generator (baud rate factor 1, 2, 3,
, 2
19
).
The wide range for the division factor for the CLKO output allows also for the possibility
to use it as a time marker (period on the order of 10 ms to synchronize another device
to the PSB 7238 time base).
When using the PLL (CM1 = 0), it is made sure that during reset phase CLKO delivers a
continuous 7.68 MHz clock. When using the non-PLL mode (CM1 = 1) CLKO goes low
while reset phase.
Timer T3 is derived from the
DSP clock
via a division by a programmable factor 1,
,
2
14
with a prescaler of 256. This generates an interrupt status and a maskable interrupt
on INT1, as an optional synchronous time base for the DSP software.
Two timers T1 and T2 are provided,
derived from the 8 kHz FSC
(usually a
high-precision clock locked to the central clock of the synchronous network, e.g. ISDN)
with division factors (1, 2, 3,
, 64) and (1, 2, 3,
, 128), cascaded - yielding a time base
of hundreds of
μ
s to around a second.
Figure 18
相關(guān)PDF資料
PDF描述
PSB7280 Joint Audio Decoder-Encoder
PSB8510-1P Programmable Dialing Circuit
PSB8510-1T Programmable Dialing Circuit
PSB8510-6P Programmable Dialing Circuit
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參數(shù)描述
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