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參數(shù)資料
| 型號： | PSB7238 |
| 廠商： | SIEMENS A G |
| 元件分類： | 編解碼器 |
| 英文描述： | Joint Audio Decoder-Encoder - Multimode |
| 中文描述： | A/MU-LAW, PCM CODEC, PQFP100 |
| 文件頁數(shù)： | 59/190頁 |
| 文件大小： | 2255K |
| 代理商： | PSB7238 |
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PSB 7238
Functional Blocks
Semiconductor Group
59
Data Sheet 1998-07-01
Similarly, latencies apply in the case of the data from the output of the HDLC transmitter
FIFOs to the serial output pin. Those are different for the first 1, 2 or 4 bytes (“start”) and
the following bytes (“stationary”):
t
: Delay between BFHX1/2 interrupt status and write to HXW1/2 register by DSP or host
(programmable via HHX1/2).
During reception/transmission the delay is dynamically increased by the number of zero
insertions in the path between the line and the HDLC receiver/transmitter. Thus, the
numbers in the table refer to the beginning and the end of the frame and any state inside
a frame when no zero insertions are in the pipeline.
The receiver latencies have to be taken into account in systems where the serial clock
is not continuous but is immediately disabled after the last serial data bit has been
received.
The transmitter latencies have to be taken into account in systems where the transmitter
shall start transmitting accurately in one special frame (w.r.t. the line frame sync signal),
e.g. when the transmission has to be started in the first time-slot of a frame-sync burst.
Table 13
Receiver Delays
Start & Stationary
8 C
TS
+ 9 C
16 C
TS
+ 9 C
32 C
TS
+ 17 C
64 C
TS
+ 33 C
LMOD = 00
LMOD = 01
LMOD = 10
LMOD = 11
Table 14
Transmitter Delays
Start
10 C
11 C +
t
19 C +
t
35 C +
t
Stationary
10 C + 8 C
TS
10 C + 16 C
TS
18 C + 32 C
TS
34 C + 64 C
TS
LMOD = 00
LMOD = 01
LMOD = 10
LMOD = 11
相關PDF資料 |
PDF描述 |
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