- 您現(xiàn)在的位置：買賣IC網 > PDF目錄368232 > PSD813F (意法半導體) Flash In-System-Programmable Microcontroller Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲器，256K位EEPROM，16K位SRAM) PDF資料下載
參數(shù)資料
| 型號： | PSD813F |
| 廠商： | 意法半導體 |
| 英文描述： | Flash In-System-Programmable Microcontroller Peripherals(閃速，在系統(tǒng)可編程微控制器外圍器件，1M位閃速存儲器，256K位EEPROM，16K位SRAM) |
| 中文描述： | Flash在系統(tǒng)可編程微控制器外圍設備（閃速，在系統(tǒng)可編程微控制器外圍器件，100萬位閃速存儲器，256K位的EEPROM，16K的位的SRAM） |
| 文件頁數(shù)： | 100/130頁 |
| 文件大?。?/td> | 650K |
| 代理商： | PSD813F |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁當前第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁
PSD813F Family
Preliminary
96
ZPSD813FV AC/DC Parameters – CPLD Timing Parameters
(2.7 V to 3.6 V Versions)
-15
-20
Slew
Rate
(Note 1)
Unit
PT
Aloc
TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
CPLD Input Pin/Feedback to
CPLD Combinatorial Output
t
PD
48
55
Add 4 Add 20 Sub 6
ns
t
EA
CPLD Input to CPLD Output
Enable
43
50
Add 20 Sub 6
ns
t
ER
CPLD Input to CPLD Output
Disable
43
50
Add 20 Sub 6
ns
t
ARP
CPLD Register Clear or
Preset Delay
48
55
Add 20 Sub 6
ns
t
ARPW
CPLD Register Clear or
Preset Pulse Width
30
35
Add 20
ns
t
ARD
CPLD Array Delay
Any Micro
Cell
29
33
Add 4
ns
CPLD Combinatorial Timing
(2.7 V to 3.6 V Versions)
-15
-20
Slew
Rate
(Note 1)
Unit
PT
Aloc
TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Maximum Frequency
External Feedback
Maximum Frequency
Internal Feedback (f
CNT
)
Maximum Frequency
Pipelined Data
Input Setup Time
Input Hold Time
Clock High Time
Clock Low Time
Clock to Output Delay
CPLD Array Delay
Minimum Clock Period
1/(t
S
+t
CO
)
17.8
14.7
MHz
f
MAX
1/(t
S
+t
CO
–10)
19.6
17.2
MHz
1/(t
CH
+t
CL
)
33.3
31.2
MHz
t
S
t
H
t
CH
t
CL
t
CO
t
ARD
t
MIN
27
0
15
15
35
0
16
16
Add 4 Add 20
ns
ns
ns
ns
ns
ns
ns
Clock Input
Clock Input
Clock Input
Any Micro
Cell
t
CH
+t
CL
(Note 2)
35
29
39
33
Sub 6
Add 4
29
32
CPLD Micro
Cell Synchronous Clock Mode Timing
(2.7 V to 3.6 V Versions)
NOTES:
1. Fast Slew Rate output available on PA[3:0], PB[3:0], and PD[2:0].
2. CLKIN t
CLCL
= t
CH
+ t
CL
.
*
ZPSD versions only.
NOTE:
1. Fast Slew Rate output available on PA[3:0], PB[3:0], and PD[2:0].
*
ZPSD versions only.
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