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參數(shù)資料
| 型號： | RIVA 128ZX |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 128-Bit 3D Multimedia Accelerator(128位3D多媒體加速器) |
| 中文描述： | 128位3D多媒體加速器（128位三維多媒體加速器） |
| 文件頁數(shù)： | 19/85頁 |
| 文件大?。?/td> | 608K |
| 代理商： | RIVA 128ZX |
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128-BIT 3D MULTIMEDIA ACCELERATOR
RIVA128ZX
19/85
Figure 8.
2X Read data, no delay
Figure 8 shows 32 bytes being transferred during 4 clocks (compared with 16 bytes inAGP 1x mode). The
control signals are identical. The
AGPAD_STBx
signal has been added when data is transferred at 8
bytes per
PCICLK
period.
AGPAD_STBx
represents
AGPAD_STB0
and
AGPAD_STB1
and are used
by the 2Xinterface logicto indicate whenvalid data ispresent on the AD bus.The controllogic (
PCITRDY#
in this case) indicates when data can be used by the target.
Figure 9.
2X Back to back read data, no delay
Figure 9 shows back to back 8 byte read transactions.
AGPST[2:0]
are shown toggling between “000”and
“001” to illustrate that they are actually changing. However, they are not required to change between high
and low priority to do back to back transactions. In this diagram,
PCITRDY#
is asserted on each clock
since a new transaction starts on each clock.
+1
00x
xxx
xxx
xxx
xxx
xxx
xxx
R1
+5
+6
+7
+2
+3
+4
PCICLK
PCIAD[31:0]
AGPADSTBx
AGPRBF#
PCITRDY#
PCIREQ#
PCIGNT#
AGPST[2:0]
1
2
3
4
5
6
7
+1
000
001
000
001
000
xx
001
000
001
L6
+1 H5 +1
xx
H4 +1
+
L7
L8 +1 H6 +1 L9 +1
PCICLK
PCIAD[31:0]
AGPADSTBx
AGPRBF#
PCITRDY#
PCIGNT#
AGPST[2:0]
1
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RIVA128ZX | 128-BIT 3D MULTIMEDIA ACCELERATOR |
| RIVA128 | RIVA 128⑩ 128-BIT 3D MULTIMEDIA ACCELERATOR |
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| RIX-0342-H | FILTER IEC EINGANG ULTRA KOMPAKT 3A |
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