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參數(shù)資料
| 型號(hào)： | SC1100UFH-300 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個(gè)芯片 |
| 文件頁數(shù)： | 15/348頁 |
| 文件大?。?/td> | 2063K |
| 代理商： | SC1100UFH-300 |
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Revision 1.1
15
www.national.com
G
Architecture Overview
(Continued)
1.4.1.1
Power-on reset is triggered by assertion of the POR# sig-
nal. Upon power-on reset, the following things happen:
Power-On Reset
Strap pins are sampled.
PLL4, FMUL3, PLL5 are reset, disabling their output.
When the POR# signal is negated, FMUL3 performs
coarse locking of clocks, after which each FMUL outputs
its clock. FMUL3 is the last clock generator to output a
clock. See Section 3.5 "Clock Generators and PLLs" on
page 59.
Certain WATCHDOG and High Resolution timer register
bits are cleared.
1.4.1.2
System reset causes signal PCIRST# to be issued, thus
triggering reset of all PCI and LPC agents. A system reset
is triggered by any of the following events:
System Reset
Power-on, as indicated by POR# signal assertion.
A WATCHDOG reset event (see Section 3.3.2
"WATCHDOG Registers" on page 56).
Software initiated system reset.
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