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參數(shù)資料
| 型號： | SC1100UFH-300 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個芯片 |
| 文件頁數(shù)： | 209/348頁 |
| 文件大小： | 2063K |
| 代理商： | SC1100UFH-300 |
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Revision 1.1
209
www.national.com
G
Core Logic Module
(Continued)
2
SMI Source is ACPI.
Indicates whether or not an SMI was caused by an access (read or write) to one of the ACPI registers
(F1BAR1).
0: No.
1: Yes.
The next level (second level) of SMI status is at F1BAR0+I/O Offset 20h.
SMI Source is XpressAUDIO Subsystem.
Indicates whether or not an SMI was caused by the audio subsystem.
0: No.
1: Yes.
The next level (second level) of SMI status is at F3BAR0+Memory Offset 10h/12h.
SMI Source is Power Management Event.
Indicates whether or not an SMI was caused by one of the power management
resources (except for GP timers, UDEFx and PCI/ISA function traps that are reported in bit 9).
0: No.
1: Yes.
The next level (second level) of SMI status is at F0 Index 84h-F4h/87h-F7h.
1
0
Offset 02h-03h
Note:
Top Level PME/SMI Status Register (RO/RC)
Reset Value: 0000h
Reading this register clears all the SMI status bits except for the “read only” bits, because they have a second level of status
reporting. Clearing the second level status bits also clears the top level (except for GPIOs).
GPIO SMIs have a third level of SMI status reporting at F0BAR0+I/O Offset 0Ch/1Ch. Clearing the third level GPIO status bits
also clears the second and top levels.
A read-only “Mirror” version of this register exists at F1BAR0+I/O Offset 00h. If the value of the register must be read without
clearing the SMI source (and consequently deasserting SMI), F1BAR0+I/O Offset 00h can be read instead.
15
Suspend Modulation Enable Mirror.
(Read to Clear)
This bit mirrors the Suspend Mode Configuration bit (F0 Index 96h[0]). It is used by the SMI handler to determine if the SMI
Speedup Disable Register (F1BAR0+I/O Offset 08h) must be cleared on exit.
SMI Source is USB. (Read to Clear)
Indicates whether or not an SMI was caused by USB activity.
0: No.
1: Yes.
To enable SMI generation, set F5BAR0+I/O Offset 00h[20:19] to 11.
SMI Source is Warm Reset Command.
(Read to Clear)
Indicates whether or not an SMI was caused by Warm Reset
command
0: No.
1: Yes.
SMI Source is NMI. (Read to Clear)
Indicates whether or not an SMI was caused by NMI activity.
0: No.
1: Yes.
SMI Source is IRQ2 of SuperI/O.
Indicates whether or not an SMI was caused by SuperI/O IRQ2.
0: No.
1: Yes.
The next level (second level) of SMI status is reported in the relevant SuperI/O module (configured to use IRQ2 via Index
70h, see Section 4.4 "Standard Configuration Registers" on page 70). For more information, see Table 4-27 "Banks 0 and 1
- Common Control and Status Registers" on page 94, Offset 00h.
SMI Source is EXT_SMI[7:0]. (Read Only. Read Does Not Clear)
Indicates whether or not an SMI was caused by a nega-
tive-edge event on EXT_SMI[7:0].
0: No.
1: Yes.
The next level (second level) of SMI status is at F1BAR0+I/O Offset 24h[23:8].
SMI Source is General Timers/Traps.
(Read Only, Read Does Not Clear)
Indicates whether or not an SMI was caused by
the expiration of one of the General Purpose Timers or one of the User Defined Traps.
0: No.
1: Yes.
The next level (second level) of SMI status is at F1BAR0+I/O Offset 04h/06h.
14
13
12
11
10
9
Table 5-33. F1BAR0+I/O Offset: SMI Status Registers (Continued)
Bit
Description
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參數(shù)描述 |
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