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參數(shù)資料
| 型號： | SC140 |
| 廠商： | Motorola, Inc. |
| 英文描述： | High-Performance Fix-Point DSP Core(高性能定點型數(shù)字信號處理器內(nèi)核) |
| 中文描述： | 高性能固定點DSP內(nèi)核（高性能定點型數(shù)字信號處理器內(nèi)核） |
| 文件頁數(shù)： | 145/672頁 |
| 文件大小： | 7960K |
| 代理商： | SC140 |
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EOnCE Controller Registers
SC140 DSP Core Reference Manual
4-27
REVNO
Bits 23–21
Revision Number
— These read-only factory-programmed bits specify the
revision number of the core. Cores of different revisions can differ in their EOnCE
programming model.
R
Bit 20
Reserved
CORETP
Bits 19–17
Core Type
— These read-only factory-programmed bits specify the type of core.
Cores of different types, but of the same revision, do not differ in their EOnCE
programming model.
DRTBFULL
Bit 16
Debug Reason is Trace Buffer
— Set when the core enters debug mode or
executes a debug exception as a result of the EOnCE trace buffer being full
(TBFULL set). It is cleared by EOnCE when the core exits debug mode, or when
the DIS bit in EMCR is reset by the user.
DRSW
Bit 15
Debug Reason is Software Debug
— Set when the core enters debug mode or
executes a debug exception as a result of the execution of a debug instruction in
the core. DRSW is also set when an execution of the DEBUGEV instruction puts
the DSP into debug mode. It is cleared by EOnCE when the core exits debug
mode, or when the DIS bit in EMCR is reset by the user.
DREE4
Bit 14
Debug Reason is EE4
— Set when the core enters debug mode or executes a
debug exception as a result of EE4 assertion. It is cleared by the EOnCE when the
core exits debug mode, or when the DIS bit in EMCR is reset by the user.
DREE3
Bit 13
Debug Reason is EE3
— Set when the core enters debug mode or executes a
debug exception as a result of EE3 assertion. It is cleared by the EOnCE when the
core exits debug mode, or when the DIS bit in EMCR is reset by the user.
DREE2
Bit 12
Debug Reason is EE2
— Set when the core enters debug mode or executes a
debug exception as a result of EE2 assertion. It is cleared by the EOnCE when the
core exits debug mode, or when the DIS bit in EMCR is reset by the user.
DREE1
Bit 11
Debug Reason is EE1
— Set when the core enters debug mode or executes a
debug exception as a result of the EE1 assertion. It is cleared by the EOnCE when
the core exits debug mode, or when the DIS bit in EMCR is reset by the user.
DREE0
Bit 10
Debug Reason is EE0
— Set when the core enters debug mode or executes a
debug exception as a result of EE0 assertion. It is cleared by the EOnCE when the
core exits debug mode, or when the DIS bit in EMCR is reset by the user.
DRCOUNTER
Bit 9
Debug Reason is Counter
— Set when the core enters debug mode or executes
a debug exception as a result of a count event. It is cleared by the EOnCE when
the core exits debug mode, or when the DIS bit in EMCR is reset by the user.
DREDCD
Bit 8
Debug Reason is EDCD
— Set when the core enters debug mode or executes a
debug exception as a result of detection by the EDCD. It is cleared by the EOnCE
when the core exits debug mode, or when the DIS bit in EMCR is reset by the
user.
R
Bits 7–6
Reserved
DREDCA5
Bit 5
Debug Reason is EDCA5
— Set when the core enters debug mode or executes a
debug exception as a result of detection by EDCA5. It is cleared by the EOnCE
when the core exits debug mode, or when the DIS bit in EMCR is reset by the
user.
Table 4-8. ESR Description (Continued)
Name
Description
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