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參數資料
| 型號： | SC140 |
| 廠商： | Motorola, Inc. |
| 英文描述： | High-Performance Fix-Point DSP Core(高性能定點型數字信號處理器內核) |
| 中文描述： | 高性能固定點DSP內核（高性能定點型數字信號處理器內核） |
| 文件頁數： | 147/672頁 |
| 文件大?。?/td> | 7960K |
| 代理商： | SC140 |
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EOnCE Controller Registers
SC140 DSP Core Reference Manual
4-29
4.5.3 EOnCE Monitor and Control Register (EMCR)
The EMCR is a 32-bit register. Bits 31–16 are read/write control bits. Bits 15–0 are sticky status bits and
can only be written with zeros. Writing them with a one has no effect. The sticky status bits of the register
indicate an event generated by the EOnCE EDU.
Figure 4-12 displays the configuration of EMCR.
The shaded bits are reserved and should be initialized with zeros for future software compatibility.
Figure 4-12. EOnCE Monitor and Control Register (EMCR)
Table 4-9 describes the EMCR fields.
BIT
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
TRSIN
T
TBFD
M
RCVIN
T
DEBUGERST
SWDI
S
IME
TYPE
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
RESET
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
BIT 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
BIT 0
DIS
EDCD
ST
EDCA
ST5
EDCA
ST4
EDCA
ST3
EDCA
ST2
EDCA
ST1
EDCA
ST0
TYPE
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
rw
RESET
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Table 4-9. EMCR Description
Name
Description
R
Bits 31–25
Reserved
TRSINT
Bit 24
Transmit Interrupt
— Can be set for interrupt driven data messaging. If this bit is
set and the TRSMT bit is reset by the EOnCE, a debug exception is issued. The
core ISR determines the reason for the interrupt and writes the new data to the
ETRSMT register.
TBFDM
Bit 23
Enter Debug on Trace Buffer Full
— Set when the core enters debug mode
because the trace buffer is full. It is cleared during core reset.
RCVINT
Bit 22
Receive Interrupt
— Can be set by the user for interrupt driven data messaging
from the host to the target. If this bit is set and the RCV bit is set by the EOnCE, a
debug exception is issued. The core interrupt service routine (ISR) determines the
reason for the interrupt and reads the content of the ERCV register.
DEBUGERST
Bits 21–18
Debugger Status Information
— If several applications (debugger processes) try
to connect to the core, unaware of each other, DEBUGERST bits serve as flags.
Reset once the core is powered, they can be set/reset by the application as an
occupy signal. The debugger may use these bits to reserve the core for its use.
In case the host disconnects from the core or goes down, when the host
(debugger) tries to regain control on the core, it can use the DEBUGERST bits to
find out at when the host disconnected. This is extremely useful when the host is
connected to the core through a network rather than direct cables.
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