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參數(shù)資料
| 型號： | SC140 |
| 廠商： | Motorola, Inc. |
| 英文描述： | High-Performance Fix-Point DSP Core(高性能定點(diǎn)型數(shù)字信號處理器內(nèi)核) |
| 中文描述： | 高性能固定點(diǎn)DSP內(nèi)核（高性能定點(diǎn)型數(shù)字信號處理器內(nèi)核） |
| 文件頁數(shù)： | 238/672頁 |
| 文件大小： | 7960K |
| 代理商： | SC140 |
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6-28
SC140 DSP Core Reference Manual
Instruction Set Overview
Restriction L.S.1 (T.1)
— One-set short loop, the following execution sets are not allowed:
– IFF/IFT and an instruction that updates the T-bit and an AGU instruction.
– IFF/IFT and an AGU instruction that updates the T-bit.
— Two-set short loop, the following combination is not allowed:
– SA with IFF/IFT grouped with an AGU instruction, followed in SA+1 by an instruction that
updates the T-bit.
— Long loop, the following is not allowed:
SA with an IFF/IFT on an AGU instruction, and LA with an instruction that updates the T-bit.
Restriction L.S.2 (all SR.)
— For one-set and two-set short loops, updating SR or EMR by a move, pop, or bit mask instruction
is not allowed. However, instructions that update SR or EMR by side-effect status bit updates
are allowed.
— For a long loop, if a move, pop, or bit-mask instruction (at LA) updates the SR, the following
restrictions apply:
– SA must not contain instructions that update one of the SR bits in the AGU execution stage
(such as DI, EI, DOEN/SH, CONT/D, BREAK/SKIPLS, and LMARKA/B), or instructions
that use one of the SR bits as a source.
– SA+1 must not contain instructions that use one of the SR bits as source.
Similarly, if a move, pop, or bit-mask instruction (at LA–1) updates the SR, instructions that use
one of the SR bits as a source are restricted in SA.
Restriction L.S.2a (L.G.3)
— One-set or two-set short loops may not contain a MOVE, POP, or bit-mask instruction that reads
SR. Instructions that implicitly read SR mode or status bits are allowed.
— Long loops of three sets may not contain a MOVE, POP, or bit-mask instruction that reads SR.
Instructions that implicitly read SR mode or status bits are allowed.
Restriction L.S.3 (SR.4 and SR.5)
— For one-set and two-set short loops, a loop may not contain an instruction that writes the EMR
(move or bit mask instruction). A loop may not contain an instruction that reads the EMR (move
or bit mask instruction) together with a DALU instruction that can update the DOVF bit in EMR.
These restrictions apply to instructions in the same execution set or in consecutive execution
sets, in any order.
— For a long loop, if LA updates the DOVF bit in the EMR, the SA or SA+1 may not have a
move-like instruction (MOVE, BMSET/CLR/CHG/TSET) reading or writing the EMR register.
Similarly, if the LA-1 updates the DOVF bit in the EMR, move-like instructions to or from the
EMR register are restricted in SA.
Restriction L.S.4 (A.1)
— For one-set and two-set short loops, instructions that update MCTL are not allowed.
— For a long loop, if LA updates MCTL, the SA and SA+1 cannot contain instructions that use a
Rn register as an address pointer or operand for instructions affected by the MCTL mode
(ADDA/SUBA/INCA/DECA/ADDL1A/ADDL2A).
Similarly, if LA-1 updates MCTL, the SA cannot contain instructions that use a Rn register as
an address pointer or operand for instructions affected by the MCTL mode
(ADDA/SUBA/INCA/DECA/ADDL1A/ADDL2A).
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