參數(shù)資料
型號： SPAKDSP321VL240
廠商： Freescale Semiconductor
文件頁數(shù)： 18/84頁
文件大小： 0K
描述： IC DSP 24BIT 240MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 2
系列： DSP56K/Symphony
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 240MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 576kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.60V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 196-LBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 托盤
AC Electrical Characteristics
DSP56321 Technical Data, Rev. 11
Freescale Semiconductor
2-5
Note:
If an externally-supplied square wave voltage source is used, disable the internal oscillator circuit after
boot-up by setting XTLD (PCTL Register bit 2 = 1—see the DSP56321 Reference Manual). The external
square wave source connects to EXTAL and XTAL is not used. Figure 2-2 shows the EXTAL input signal.
2.4.3
Clock Generator (CLKGEN) and Digital PLL (DPLL)
Characteristics
4
EXTAL cycle time3
With DPLL disabled
With DPLL enabled
ETC
5.0 ns
∞
62.5 ns
4.55 ns
∞
62.5 ns
4.17 ns
∞
62.5 ns
3.64 ns
∞
62.5 ns
7
Instruction cycle time =
ICYC = ETC
With DPLL disabled
With DPLL enabled
ICYC
10 ns
5.0 ns
∞
1.6
s
9.09 ns
4.55 ns
∞
1.6
s
8.33 ns
4.17 ns
∞
1.6
s
7.28 ns
3.64 ns
∞
1.6
s
Notes:
1.
The rise and fall time of this external clock should be 2 ns maximum.
2.
Refer to Table 2-6 for a description of PDF and PDFR.
3.
Measured at 50 percent of the input transition.
4.
The indicated duty cycle is for the specified maximum frequency for which a part is rated. The minimum clock high or low time
required for correction operation, however, remains the same at lower operating frequencies; therefore, when a lower clock
frequency is used, the signal symmetry may vary from the specified duty cycle as long as the minimum high time and low time
requirements are met.
Figure 2-2.
External Input Clock Timing
Table 2-6.
CLKGEN and DPLL Characteristics
Characteristics
Symbol
200 MHz
220 MHz
240 MHz
275 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Predivision factor
PDF1
116
1
16116
1
16
—
Predivider output clock frequency range
PDFR
16
32
16
32
16
32
16
32
MHz
Total multiplication factor
2
MF
515
5
15515
5
15
—
Multiplication factor integer part
MFI1
515
5
15515
5
15
—
Multiplication factor numerator3
MFN
0
1270127
01270127
—
Multiplication factor denominator
MFD
1
128
1
128
1
128
1
128
—
Double clock frequency range
DDFR
160
400
160
440
160
480
160
550
MHz
Phase lock-in time4
DPLT
6.85
1506
6.85
1506
6.85
1506
6.85
1506
s
Table 2-5.
External Clock Operation (Continued)
No.
Characteristics
Symbol
200 MHz
220 MHz
240 MHz
275 MHz
Min
Max
Min
Max
Min
Max
Min
Max
EXTAL
VILX
VIHX
Midpoint
Note:
The midpoint is 0.5 (VIHX + VILX).
ETH
ETL
ETC
3
4
2
相關(guān)PDF資料
PDF描述
VE-B6R-CY-S CONVERTER MOD DC/DC 7.5V 50W
EMC07DRXS CONN EDGECARD 14POS DIP .100 SLD
ACC35DREH-S734 CONN EDGECARD 70POS .100 EYELET
XC5VLX110-1FFG676C IC FPGA VIRTEX-5 110K 676FBGA
VI-BNB-CY-S CONVERTER MOD DC/DC 95V 50W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SPAKDSP321VL275 功能描述:IC DSP 24BIT 275MHZ 196-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP56K/Symphony 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點(diǎn) 接口:I²C，McASP，McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
SPAKDSP56824BU70 制造商:Freescale Semiconductor 功能描述:
SPAKF56009FJ81 制造商:Motorola Inc 功能描述:
SPAKMC331CFC16 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:User’s Manual
SPAKMC331CFC20 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:User’s Manual
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報(bào)價(jià)

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*