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參數(shù)資料
| 型號： | SPEAR-07-NC03 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1 CHANNEL(S), 100M bps, LOCAL AREA NETWORK CONTROLLER, PBGA180 |
| 封裝： | LEAD FREE, 12 X 12 MM, 1.70 MM HEIGHT, LFBGA-180 |
| 文件頁數(shù)： | 115/194頁 |
| 文件大?。?/td> | 1987K |
| 代理商： | SPEAR-07-NC03 |
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Obsolete
Product(s)
- Obsolete
Product(s)
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Product(s)
- Obsolete
Product(s)
SPEAR-07-NC03
6 Blocks description
27/194
operate either in 100Mbps mode or the 10Mbps mode based on the clock provided on the MII
interface (25/2.5 MHz).
The MAC110 core operates both in half-duplex mode and full-duplex modes. When operating in
the half- duplex mode, the MAC110 core is fully compliant to Section 4 of ISO/IEC 8802-3
(ANSI/IEEE Standard) and ANSI/IEEE 802.3. When operating in the full-duplex mode, the
MAC110 core is compliant to the IEEE 802.3x standard for full-duplex operations. It is also
compatible with Home PNA 1.1.
The MAC110 core provides programmable enhanced features designed to minimize host
supervision, bus utilization, and pre- or post-message processing. These features include
ability to disable retires after a collision, dynamic FCS generation on a frame-by-frame basis,
automatic pad field insertion and deletion to enforce minimum frame size attributes, automatic
retransmission and detection of collision frames.
The MAC110 core can sustain transmission or reception of minimal-sized back -to-back
packets at full line speed with an inter-packet gap (IPG) of 90.6 us for 10-Mb/s and 0.96 us for
100-Mb/s.
The five primary attributes of the MAC block are:
1.
Transmit and receive message data encapsulation
–
Framing (frame boundary delimitation, frame synchronization)
–
Error detection (physical medium transmission errors)
2.
Media access management
–
Medium allocation (collision detection, except in full-duplex operation)
–
Contention resolution (collision handling, except in full-duplex operation)
3.
Flow Control during Full Duplex mode
–
Decoding of Control frames (PAUSE Command) and disabling the transmitter
–
Generation of Control Frames
4.
Interface to the PHY
–
Support of MII protocol to interface with a MII based PHY.
5.
Management Interface support on MII
–
Generation of PHY Management frames on the MDC/MDI/MDO.
To minimize the CPU load during the data transfer is available a local DMA with FIFO capable
to fetch itself the descriptors for the data blocks and to manage the data according to the
instruction included on the descriptor.
6.2.2
Transfer Logic
6.2.2.1 RX LOGIC
The receive (RX) DMA block includes all the logic required to manage data transfers from the
RX port of the MAC110 wrapper to an external AHB memory mapped device.
It includes:
●
RX wrapper interface
●
RX FIFO
●
RX DMA master SM
●
DMA descriptor SM
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPG-8650A60KHZ | CRYSTAL OSCILLATOR, CLOCK, 0.06 MHz, CMOS OUTPUT |
| SPL-45-GB-EBZ-CDA | FIBER OPTIC TRANSCEIVER, 1480-1500nm, 1250Mbps(Tx), 1250Mbps(Rx), SURFACE MOUNT, LC CONNECTOR |
| SPL2F85 | FIBER OPTIC LASER DIODE EMITTER, 840-860nm, PANEL MOUNT, TO-220, FC CONNECTOR |
| SPL2Y81-2S | 808 nm, LASER DIODE |
| SPLC-35-FE-BX-CDFA | FIBER OPTIC TRANSCEIVER, 1260-1360nm, 125Mbps(Tx), 125Mbps(Rx), SURFACE MOUNT, LC CONNECTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| SPEAR-09-H022 | 制造商:STMicroelectronics 功能描述: |
| SPEAR-09-H022_06 | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:SPEAr Head200 ARM 926, 200K customizable eASIC gates, large IP portfolio SoC |
| SPEAR-09-H042 | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:SPEAr⑩ Head200, ARM 926, 200 K customizable eASIC⑩ gates, large IP portfolio SoC |
| SPEAR-09-H122 | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:SPEAr⑩ Head600 |
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