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參數(shù)資料
| 型號(hào)： | ST7267R8T1L/XXX |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, LEAD FREE, TQFP-64 |
| 文件頁數(shù)： | 32/189頁 |
| 文件大?。?/td> | 1643K |
| 代理商： | ST7267R8T1L/XXX |
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ST7267C8 ST7267R8
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MSCI VCI INTERFACE (Cont’d)
16.3 Functional Description
The VCI Interface is designed to handle the Basic
VCI protocol. Figure 54 shows a state diagram of
the logic described below, following the device
from state to state.
Configuration
When the VCI Interface is disabled (bit VCIEN in
the VCR (VCI Control Register) is reset), the VCI
Interface can be configured.
The configuration consist of:
■ write to the NP bits of the VCR to define the
number of 8-Word packets for reading in burst
mode if the VCI interface is configured in burst
mode.
■ defining through the bit 8BM of the VCR if the
VCI sends and receive 8-bit or 16-bit data when
not configured in burst mode.
■ selecting with bit BM of the VCR if the message
is one word long (normal mode) or is composed
of n packets of m words.
Idle state
Once the interface is configured, it can be enabled
by setting the bit VCIEN of the VCR.
The VCI Interface state machine is in idle state,
waiting for the MSCI CPU to read or write to the
FIFO to start the communication.
Figure 54. VCI Interface State Diagram
Idle
Write from the FIFO
Wait for FIFO full
Read from the FIFO
Read packet
Buffer to FIFO
FIFO to buffer
Send packet
FIFO Empty &
VCI Request ended &
Burst Mode &
Message not ended
Not Burst mode
OR
VCI Request ended &
Burst mode &
Message ended
VCI Request ended
FIFO full
Buffer loaded
Wait for FIFO empty
FIFO empty
VCI Request ended &
Writing in the FIFO
VCI Request ended &
FIFO full
VCI Request ended
相關(guān)PDF資料 |
PDF描述 |
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