Figures
7
April 1999 Revised October 2008
SPRS082F
List of Figures
Figure
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21
GGU Package (Bottom View)
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22
PGE Package (Top View)
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TMS320VC5409 Functional Block Diagram
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32
Software Wait-State Register (SWWSR) [Memory-Mapped Register (MMR) Address 0028h]
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33
Software Wait-State Configuration Register (SWCR) [MMR Address 002Bh]
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34
Bank-Switching Control Register (BSCR) [MMR Address 0029h]
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35
Memory Map
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Extended Program Memory
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5409 HPI Memory Map
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38
Pin Control Register (PCR)
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39
Sample Rate Generator Register 2 (SRGR2)
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310
TMS320VC5409 DMA Memory Map
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311
IFR and IMR Registers
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3.3-V Test Load Circuit
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Internal Oscillator With External Crystal
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53
External Divide-by-Two Clock Timing
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54
External Multiply-by-One Clock Timing
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55
Memory Read
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56
Memory Write
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Parallel I/O Port Read
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58
Parallel I/O Port Write
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Memory Read With Externally Generated Wait States
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510
Memory Write With Externally Generated Wait States
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511
I/O Read With Externally Generated Wait States
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
512
I/O Write With Externally Generated Wait States
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513
HOLD and HOLDA Timings
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514
Reset and BIO Timings
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515
Interrupt Timing
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516
MP/MC Timing
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517
IAQ and IACK Timings
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518
XF Timing
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519
TOUT Timing
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McBSP Receive Timings
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McBSP Transmit Timings
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McBSP General-Purpose I/O Timings
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McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0
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524
McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 0
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