參數(shù)資料
型號(hào)： TMX320DM6437BZWTA
廠商： Texas Instruments, Inc.
英文描述： Digital Media Processor
中文描述： 數(shù)字媒體處理器
文件頁(yè)數(shù)： 39/309頁(yè)
文件大小： 2216K
代理商： TMX320DM6437BZWTA
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P
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 2-11. EMIFA Terminal Functions (EMIFA Pinout Mode 3, AEM[2:0] = 011) (continued)
SIGNAL
TYPE
(1)
OTHER
(2)(3)
DESCRIPTION
ZWT
NO.
ZDU
NO.
NAME
This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
B0/LCD_FIELD/
EM_A[3]/GP[11]
IPD
DV
DD33
B18
D21
I/O/Z
For EMIFA, it is address bit 3 output EM_A[3].
B1/EM_A[2]/
(CLE)/GP[8]/
(AEAW0/PLLMS0)
G1/EM_A[1]/
(ALE)/GP[9]/
(AEAW1/PLLMS1)
This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
IPD
DV
DD33
B16
A20
I/O/Z
For EMIFA, it is address bit 2 output EM_A[2].
This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
IPD
DV
DD33
A16
B20
I/O/Z
For EMIFA, it is address output EM_A[1].
This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
For EMIFA, this is Address output EM_A[0], which is the least
significant bit on a 32-bit word address.
For an 8-bit asynchronous memory, this pin is the 3rd bit of the
address.
R1/ EM_A[0]/
GP[7]/(AEM2)
IPD
DV
DD33
B17
C21
I/O/Z
EMIFA FUNCTIONAL PINS: 8-Bit NAND (EMIFA Pinout Mode 3, AEM[2:0] = 011)
This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
GPIO.
IPD
B20
I/O/Z
DV
DD33
When used for EMIFA (NAND) , this pin is the Address Latch Enable
output (ALE).
This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
GPIO.
IPD
A20
I/O/Z
DV
DD33
When used for EMIFA (NAND) , this pin is the Command Latch
Enable output (CLE).
IPU
D20
I/O/Z
When used for EMIFA (NAND), it is ready/busy input (RDY/BSY).
DV
DD33
IPU
D19
I/O/Z
When used for EMIFA (NAND), this pin is read enable output (RE).
DV
DD33
IPU
C19
I/O/Z
When used for EMIFA (NAND), this pin is write enable output (WE).
DV
DD33
This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
GPIO.
G1/EM_A[1]/
(ALE)/GP[9]/
(AEAW1/PLLMS1)
A16
B1/EM_A[2]/
(CLE)/GP[8]/
(AEAW0/PLLMS0)
B16
EM_WAIT/
(RDY/BSY)
E15
EM_OE
D15
EM_WE
E14
For EMIFA, this pin is Chip Select 2 output EM_CS2 for use with
NAND flash.
This is the chip select for the default boot and ROM boot modes.
G0/EM_CS2/
GP[12]
IPD
DV
DD33
C19
C22
I/O/Z
Note:
This pin features an internal pulldown (IPD). If this pin is
connected and used as an EMIFA chip select signal, for proper device
operation, an external pullup resistor
must
be used to ensure the
EM_CSx function defaults to an inactive (high) state.
This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
GPIO.
For EMIFA, this pin is Chip Select 3 output EM_CS3 for use with
NAND flash.
LCD_OE/EM_CS3/
GP[13]
IPD
DV
DD33
C18
D22
I/O/Z
Note:
This pin features an internal pulldown (IPD). If this pin is
connected and used as an EMIFA chip select signal, for proper device
operation, an external pullup resistor
must
be used to ensure the
EM_CSx function defaults to an inactive (high) state.
This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
GPIO.
For EMIFA, it is Chip Select 4 output EM_CS4 for use with NAND
flash.
VSYNC/EM_CS4/
GP[32]
IPD
DV
DD33
E19
H22
I/O/Z
Note:
This pin features an internal pulldown (IPD). If this pin is
connected and used as an EMIFA chip select signal, for proper device
operation, an external pullup resistor
must
be used to ensure the
EM_CSx function defaults to an inactive (high) state.
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