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參數(shù)資料
| 型號： | TMX320DM6437BZWTA |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media Processor |
| 中文描述： | 數(shù)字媒體處理器 |
| 文件頁數(shù)： | 84/309頁 |
| 文件大小： | 2216K |
| 代理商： | TMX320DM6437BZWTA |
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www.ti.com
P
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 3-5. Non-Fastboot Modes (FASTBOOT = 0)
DEVICE BOOT AND
CONFIGURATION PINS
PLLC1 CLOCK SETTING AT BOOT
DM6437 DMP
(Master/Slave)
DSPBOOTADDR
(DEFAULT)
(1)
BOOT DESCRIPTION
(1)
DEVICE
FREQUENCY
(SYSCLK1)
PLL
CLKDIV1 DOMAIN
(SYSCLK1 DIVIDER)
BOOTMODE[3:0]
PCIEN
MODE
(2)
0000
0 or 1
No Boot (Emulation Boot)
Master
Bypass
/1
CLKIN
0x0010 0000
0001
0 or 1
Reserved
–
–
–
–
–
0
HPI Boot
Slave
Bypass
/1
CLKIN
0x0010 0000
0010
1
Reserved
–
–
–
–
–
0011
0 or 1
Reserved
–
–
–
–
–
EMIFA ROM Direct Boot
[PLL Bypass Mode]
0100
0 or 1
Master
Bypass
/1
CLKIN
0x4200 000
I2C Boot
[STANDARD MODE]
(3)
0101
0 or 1
Master
Bypass
/1
CLKIN
0x0010 0000
16-bit SPI Boot
[McBSP0]
0110
0 or 1
Master
Bypass
/1
CLKIN
0x0010 0000
0111
0 or 1
NAND Flash Boot
Master
Bypass
/1
CLKIN
0x0010 0000
UART Boot without
Hardware Flow Control
[UART0]
1000
0 or 1
Master
Bypass
/1
CLKIN
0x0010 0000
1001
0 or 1
Reserved
–
–
–
–
–
1010
0 or 1
Reserved
–
–
–
–
–
1011
0 or 1
Reserved
–
–
–
–
–
1100
0 or 1
Reserved
–
–
–
–
–
1101
0 or 1
Reserved
–
–
–
–
–
UART Boot with
Hardware Flow Control
[UART0]
1110
0 or 1
Master
Bypass
/1
CLKIN
0x0010 0000
1111
0 or 1
Reserved
–
–
–
–
–
(1)
For all boot modes that default to DSPBOOTADDR = 0x0010 0000 (i.e., all boot modes except the EMIFA ROM Direct Boot,
BOOTMODE[3:0] = 0100, FASTBOOT = 0), the bootloader code disables all C64x+ cache (L2, L1P, and L1D) so that upon exit from the
bootloader code, all C64x+ memories are configured as all RAM. If cache use is required, the application code must explicitly enable the
cache. For more information on the bootloader, see the
Using the TMS320DM643x Bootloader
Application Report (literature number
SPRAAG0
).
The PLL MODE for Non-Fastboot Modes is fixed as shown in this table; therefore, the PLLMS[2:0] configuration pins have no effect on
the PLL MODE.
I2C Boot (BOOTMODE[3:0] = 0101b) is
only
available if the MXI/CLKIN frequency is between 21 MHz to 30 MHz. I2C Boot is
not
available for MXI/CLKIN frequencies less than 21 MHz.
(2)
(3)
84
Device Configurations
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