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參數(shù)資料
| 型號： | TMX320DM6443ZWT |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Digital Media System-on-Chip |
| 中文描述： | 數(shù)字媒體系統(tǒng)片上 |
| 文件頁數(shù)： | 121/221頁 |
| 文件大小： | 1582K |
| 代理商： | TMX320DM6443ZWT |
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www.ti.com
6.9 Enhanced Direct Memory Access (EDMA) Controller
6.9.1
EDMA Channel Synchronization Events
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
The EDMA controller handles all data transfers between memories and the device slave peripherals on
the DM6443 device. These data transfers include cache servicing, non-cacheable memory accesses,
user-programmed data transfers, and host accesses. These are summarized as follows:
Transfer to/from on-chip memories
–
Coprocessor shared memory
–
DSP L1D memory
–
DSP L2 memory
–
ARM program/data RAM
Transfer to/from external storage
–
DDR2 SDRAM
–
NAND flash
–
Asynchronous EMIF
–
Smart Media, SD, MMC, xD media storage
–
ATA/CF
Transfer to/from peripherals/hosts
–
VLYNQ
–
ASP
–
SPI
–
PWM
–
UART
The EDMA supports up to 64 EDMA channels which service peripheral devices and external memory.
Table 6-29
lists the source of EDMA synchronization events associated with each of the programmable
EDMA channels. For the DM6443 device, the association of an event to a channel is fixed; each of the
EDMA channels has one specific event associated with it. These specific events are captured in the
EDMA event registers (ER, ERH) even if the events are disabled by the EDMA event enable registers
(EER, EERH). For more detailed information on the EDMA module and how EDMA events are enabled,
captured, processed, linked, chained, and cleared, etc., see the
Document Support
section for the
Enhanced Direct Memory Access (EDMA) Controller Reference Guide.
Table 6-29. DM6443 EDMA Channel Synchronization Events
(1)
EDMA
CHANNEL
0-1
2
3
4-6
7
8-15
16
17
18
19
20
EVENT NAME
EVENT DESCRIPTION
Reserved
XEVT
REVT
ASP Transmit Event
ASP Receive Event
Reserved
VPSS Resizer Event
Reserved
SPI Transmit Event
SPI Receive Event
UART 0 Receive Event
UART 0 Transmit Event
UART 1 Receive Event
RSZEVT
SPIXEVT
SPIREVT
URXEVT0
UTXEVT0
URXEVT1
(1)
In addition to the events shown in this table, each of the 64 channels can also be synchronized with the transfer completion or alternate
transfer completion events. For more detailed information on EDMA event-transfer chaining, see the
Document Support
section for the
Enhanced Direct Memory Access (EDMA) Controller Reference Guide.
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121
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