參數(shù)資料
型號： XC3S700A-4FT256I
廠商： Xilinx Inc
文件頁數(shù)： 77/132頁
文件大小： 0K
描述： IC FPGA SPARTAN 3 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3A
LAB/CLB數(shù)： 1472
邏輯元件/單元數(shù)： 13248
RAM 位總計： 368640
輸入/輸出數(shù)： 161
門數(shù)： 700000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
DC and Switching Characteristics
DS529-3 (v2.0) August 19, 2010
49
Digital Frequency Synthesizer (DFS)
Table 38: Recommended Operating Conditions for the DFS
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Input Frequency Ranges(2)
FCLKIN
CLKIN_FREQ_FX
Frequency for the CLKIN input
0.200
333(4)
0.200
333(4)
MHz
Input Clock Jitter Tolerance(3)
CLKIN_CYC_JITT_FX_LF
Cycle-to-cycle jitter at the CLKIN
input, based on CLKFX output
frequency
FCLKFX < 150 MHz
–
±300
–
±300
ps
CLKIN_CYC_JITT_FX_HF
FCLKFX > 150 MHz
–
±150
–
±150
ps
CLKIN_PER_JITT_FX
Period jitter at the CLKIN input
–
±1
–
±1
ns
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) are used.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in Table 36.
3.
CLKIN input jitter beyond these limits may cause the DCM to lose lock.
4.
To support double the maximum effective FCLKIN limit, set the CLKIN_DIVIDE_BY_2 attribute to TRUE. This attribute divides the incoming
clock frequency by two as it enters the DCM.
Table 39: Switching Characteristics for the DFS
Symbol
Description
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_FX(2)
Frequency for the CLKFX and CLKFX180 outputs
All
5
350
5
320
MHz
Output Clock Jitter(3,4)
CLKOUT_PER_JITT_FX
Period jitter at the CLKFX and CLKFX180
outputs.
All
Typ
Max
Typ
Max
CLKIN
≤ 20 MHz
Use the Spartan-3A Jitter Calculator:
ps
CLKIN
> 20 MHz
±[1% of
CLKFX
period
+ 100]
±[1% of
CLKFX
period
+ 200]
±[1% of
CLKFX
period
+ 100]
±[1% of
CLKFX
period
+ 200]
ps
Duty Cycle(5,6)
CLKOUT_DUTY_CYCLE_FX
Duty cycle precision for the CLKFX and CLKFX180 outputs,
including the BUFGMUX and clock tree duty-cycle distortion
All
–
±[1% of
CLKFX
period
+ 350]
–
±[1% of
CLKFX
period
+ 350]
ps
Phase Alignment(6)
CLKOUT_PHASE_FX
Phase offset between the DFS CLKFX output and the DLL
CLK0 output when both the DFS and DLL are used
All
–
±200
–
±200
ps
CLKOUT_PHASE_FX180
Phase offset between the DFS CLKFX180 output and the DLL
CLK0 output when both the DFS and DLL are used
All
–
±[1% of
CLKFX
period
+ 200]
–
±[1% of
CLKFX
period
+ 200]
ps
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PDF描述
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