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參數(shù)資料
| 型號(hào)： | XCF128XFTG64C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 24/88頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PROM SRL 128M GATE 64-FTBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 存儲(chǔ)容量： | 128Mb |
| 電源電壓： | 1.7 V ~ 2 V |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TBGA |
| 供應(yīng)商設(shè)備封裝： | 64-TFBGA |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁(yè)面： | 601 (CN2011-ZH PDF) |
| 其它名稱： | 122-1578 |
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Platform Flash XL High-Density Configuration and Storage Device
DS617 (v3.0.1) January 07, 2010
Product Specification
30
R
X-Ref Target - Figure 13
Notes:
1.
Dk and Dn indicate the Data valid after k and n clock cycles, respectively.
2.
This figure applies when READY_WAIT (CR4) is configured with the Ready function.
Figure 13: READY_WAIT Pulse (Clock is not Free Running)
X-Ref Target - Figure 14
Notes:
1.
W is tied High.
2.
It is recommended to use the shown timings when the system has a free-running clock.
3.
K1 is the first clock edge from which both the READY_WAIT and the Output Enable signals are asserted (READY_WAIT at VIH and G at VIL).
4.
READY_WAIT requires an external pull-up resistor to VDDQ sufficiently strong to ensure a clean Low-to-High transition within less than TRWRT
when the READY_WAIT pin is released to a high-impedance state.
Figure 14: READY_WAIT Pulse (Free-Running Clock)
K
A22-A0
Valid
Address
DQ15-DQ0
READY_WAIT
T
RWLRWH
G
D0
D1
D2
D3
D4
D5
DS617_46_100608
T
KHQV
123
4
T
RWHKL
Latency Cycles
(default = 7)
T
KH3AX
T
AVKH3
Dk
Dn
FFFFh
DATA VALID
L, W
High
FFFFh
READY_WAIT
D0
D1
D2
D3
D4
D5
D6
D7
D8
K
A22–A0
DQ15–DQ0
G
Low
High
RP
T
PLRWL
T
AVRWH
FFFFh
T
RWHAX
Valid Address
FFFFh
Latency Cycles
(default = 7)
DS617_47_102308
T
PLPH
T
PHRWZ
K1
234
T
KHQV
T
RWRT
L, W
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