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參數(shù)資料
| 型號(hào)： | XCF128XFTG64C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 25/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PROM SRL 128M GATE 64-FTBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 存儲(chǔ)容量： | 128Mb |
| 電源電壓： | 1.7 V ~ 2 V |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TBGA |
| 供應(yīng)商設(shè)備封裝： | 64-TFBGA |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 601 (CN2011-ZH PDF) |
| 其它名稱： | 122-1578 |
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Platform Flash XL High-Density Configuration and Storage Device
DS617 (v3.0.1) January 07, 2010
Product Specification
31
R
X-Ref Target - Figure 15
Figure 15: RP Pulse (Clock is not Free Running)
X-Ref Target - Figure 16
Notes:
1.
It is recommended to use the shown timings in the case of a free-running clock.
2.
K1 is the first clock edge from which both the READY_WAIT and the Output Enable signals are asserted (READY_WAIT at VIH and G at VIL).
Figure 16: RP Pulse (Free Running Clock)
READY_WAIT
D0
D1
D2
D3
D4
D5
K
A22A0
DQ15DQ0
G
High
RP
T
PLRWL
FFFFh
Valid
Address
Latency Default Cycles
T
KHQV
DS617_48_101508
Address not Valid
T
PLPH
Valid Data
L, W
T
PHRWZ
T
RWRT
G
Low
A22-A0
Valid Address
High
L, W
RP
T
PLPH
K
T
AVRWH
T
RWHAX
K1
2
3
4
READY_WAIT
T
PLRWL
T
PHRWZ
T
RWRT
D0
D1
D2
D3
D4
D5
D6
D7
D8
DQ15-DQ0
FFFFh
Latency Cycles
(default = 7)
T
KHQV
DS617_49_101608
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XCF32PFS48C | IC PROM SRL 1.8V 32M 48CSBGA |
| XCR3256XL-7CS280C | IC CPLD 256MCELL 3.3V HP 280CSP |
| XCS10-3VQG100C | IC FPGA 5V C-TEMP 100-VQFP |
| XCV600E-8HQ240C | IC FPGA 1.8V C-TEMP 240-HQFP |
| XCV812E-8FG900C | IC FPGA 1.8V C-TEMP 900-FBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCF128XFTG64CES | 制造商:Xilinx 功能描述: |
| XCF12-L4Z1 | 制造商:SAIA - BURGESS ELECTRONICS INC. 功能描述:Catalogue / XCF12-L4Z1 |
| XCF12-S1 | 制造商:SAIA - BURGESS ELECTRONICS INC. 功能描述:Catalogue / XCF12-S1 |
| XCF13-S1 | 制造商:SAIA - BURGESS ELECTRONICS INC. 功能描述:Catalogue / XCF13-S1 |
| XCF16P | 制造商:XILINX 制造商全稱:XILINX 功能描述:Platform Flash In-System Programmable Configuration PROMs |
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