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參數(shù)資料
| 型號(hào)： | XCF128XFTG64C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 44/88頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PROM SRL 128M GATE 64-FTBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 存儲(chǔ)容量： | 128Mb |
| 電源電壓： | 1.7 V ~ 2 V |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TBGA |
| 供應(yīng)商設(shè)備封裝： | 64-TFBGA |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁(yè)面： | 601 (CN2011-ZH PDF) |
| 其它名稱： | 122-1578 |
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Platform Flash XL High-Density Configuration and Storage Device
DS617 (v3.0.1) January 07, 2010
Product Specification
49
R
X-Ref Target - Figure 27
Notes:
1.
The number of clock cycles to be inserted depends on the X latency set in the Burst Configuration Register.
2.
The READY_WAIT signal can be configured to be active during wait state or one cycle before. READY_WAIT signal is active Low.
3.
Address latched and data output on the rising clock edge.
4.
Either the rising or the falling edge of the clock signal, K, can be configured as the active edge. Here, the active edge of K is the rising one.
5.
The minimum system clock period is TKHQV plus the FPGA data setup time.
Figure 27: Synchronous Burst Read AC Waveforms, CR4 = 0
X-Ref Target - Figure 28
Figure 28: Clock Input AC Waveform
DQ15–DQ0
E
G
A22–A0
L
READY_WAIT
K(4)
VALID
VALID ADDRESS
T
LLLH
T
AVLH
T
GLQX
T
AVKH
T
LLKH
T
ELKH
T
KHAX
T
KHQX
T
KHQV
NOT VALID
VALID
Note 1
Note 2
T
KHTX
T
EHQX
T
EHQZ
T
GHQX
T
GHQZ
Hi-Z
VALID
Note 2
T
ELTV
T
KHTV
T
EHTZ
Address
Latch
X Latency
Valid Data Flow
Boundary
Crossing
Valid
Data
Standby
T
EHEL
Hi-Z
T
GLTV
High
W
DS617_22_053008
T
KHKH
T
F
T
R
T
KHKL
T
KLKH
DS617_25_032708
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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