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參數(shù)資料
| 型號(hào)： | XIO2200AZGW |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 134/202頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 產(chǎn)品培訓(xùn)模塊： | PCI Express Basics |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 應(yīng)用： | PCI Express 至 PCI 轉(zhuǎn)換橋 |
| 接口： | PCI |
| 電源電壓： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封裝/外殼： | 176-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 176-BGA MICROSTAR（15x15） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
| 產(chǎn)品目錄頁面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名稱： | 296-19567 |
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Feature/Protocol Descriptions
24
March 5 2007 June 2011
SCPS154C
5. When programming the upstream isochronous window base and limit registers, the 32-bit base/limit
address must be DWORD aligned and the limit address must be greater than the base address.
The following sections describe in detail the standard and advanced bridge features for QoS and isochronous
applications.
3.4.1 PCI Port Arbitration
The internal PCI port arbitration logic supports the internal 1394a OHCI and the bridge PCI bus devices. Three
options exist when configuring the bridge arbiter: classic PCI arbiter, 128-phase, WRR time-based arbiter, and
128-phase, WRR aggressive time-based arbiter.
3.4.1.1
Classic PCI Arbiter
The classic PCI arbiter is configured through the classic PCI configuration space at offset DCh. Table 34
identifies and describes the registers associated with classic PCI arbitration mode.
Table 34. Classic PCI Arbiter Registers
PCI OFFSET
REGISTER NAME
DESCRIPTION
Classic PCI configuration
register DCh
Arbiter control
(see Section 4.69)
Contains a two-tier priority scheme for the bridge and 1394a OHCI functions. The
bridge defaults to the high priority tier. The 1394a OHCI function defaults to the low
priority tier. A bus parking control bit (bit 7, PARK) is provided.
Classic PCI configuration
register DDh
Arbiter request mask
(see Section 4.70)
Bit 0 (OHCI_MASK) provides individual control to block the 1394a OHCI REQ input.
Bit 7 (ARB_TIMEOUT) enables the generating timeout status if the 1394a OHCI
device does not respond within 16 PCI bus clocks. Bit 6 (AUTO_MASK) automatically
masks a PCI bus REQ if the device does not respond after GNT is issued. The
AUTO_MASK bit is cleared to disable any automatically generated mask.
Classic PCI configuration
register DEh
Arbiter time-out status
(see Section 4.71)
When bit 7 (ARB_TIMEOUT) in the arbiter request mask register (see Section 4.70) is
asserted, timeout status for the 1394a OHCI device is reported in this register.
3.4.1.2
128-Phase, WRR Time-Based Arbiter
The 128-phase, WRR time-based arbiter is configured through the PCI express VC extended configuration
space at offset 150h and the device control memory window register map.
The 128-phase, WRR time-based arbiter periodically asserts GNT to a PCI master device based on entries
within a port arbitration table. There are actually two port arbitration tables within the bridge. The first table
is accessed through the PCI Express VC extended configuration register space using configuration read/write
transactions. The second table is internal and is used by the PCI bus arbiter to make GNT decisions. A
configuration register load function exists to transfer the contents of the configuration register table to the
internal table.
The port arbitration table uses a 4-bit field to identify the secondary bus master that receives GNT during each
phase of the time-based WRR arbitration. For the arbiter to recognize a bus master REQ and to generate GNT,
software must allocate at least three consecutive phases to the same port number.
Table 35 defines the mapping relationship of the PCI bus devices to a port number in the port arbitration table.
Table 35. Port Number to PCI Bus Device Mapping
PORT NUMBER
GNT
PCI DEVICE
0000b
Internal GNT for the bridge
Internal REQ from the bridge
0001b
Internal GNT for 1394a OHCI
Internal REQ from 1394a OHCI
0010b1111b
Reserved
To enable the 128-phase, WRR time-based arbiter, two configuration registers must be written. Bit 1
(PORTARB_LEVEL_1_EN) in the upstream isochrony control register at offset 04h (see Section 6.4) within
the device control memory window register map must be asserted. The VC1 resource control register at offset
170h within the PCI Express VC extended configuration space has a PORT_ARB_SELECT field that must
be set to 100b (see Section 5.22).
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