參數(shù)資料
型號： XIO2200AZGW
廠商： Texas Instruments
文件頁數(shù)： 82/202頁
文件大?。?/td> 0K
描述： IC PCI-EXPRESS/BUS BRIDGE 176BGA
產(chǎn)品培訓(xùn)模塊： PCI Express Basics
標(biāo)準(zhǔn)包裝： 126
應(yīng)用： PCI Express 至 PCI 轉(zhuǎn)換橋
接口： PCI
電源電壓： 1.35 V ~ 1.65 V，3 V ~ 3.6 V
封裝/外殼： 176-LFBGA
供應(yīng)商設(shè)備封裝： 176-BGA MICROSTAR（15x15）
包裝： 托盤
安裝類型： 表面貼裝
產(chǎn)品目錄頁面： 882 (CN2011-ZH PDF)
配用： XIO2200AEVM-ND - XIO2200AEVM
其它名稱： 296-19567
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1394 OHCI Memory-Mapped Register Space
159
March 5 2007 June 2011
SCPS154C
8.40 Asynchronous Context Control Register
The asynchronous context control set/clear register controls the state and indicates status of the DMA context.
See Table 831 for a complete description of the register contents.
OHCI register offset:
180h
set register
[ATRQ]
184h
clear register
[ATRQ]
1A0h
set register
[ATRS]
1A4h
clear register
[ATRS]
1C0h set register
[ARRQ]
1C4h clear register
[ARRQ]
1E0h
set register
[ARRS]
1E4h
clear register
[ARRS]
Register type:
Read/Set/Clear/Update, Read/Set/Update, Read/Update, Read-only
Default value:
0000 X0XXh
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
X
0
X
Table 831. Asynchronous Context Control Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
3116
RSVD
R
Reserved. Bits 3116 return 0000h when read.
15
run
RSCU
Bit 15 is set to 1b by software to enable descriptor processing for the context and cleared by software
to stop descriptor processing. The controller changes this bit only on a system (hardware) or software
reset.
1413
RSVD
R
Reserved. Bits 14 and 13 return 00b when read.
12
wake
RSU
Software sets bit 12 to 1b to cause the controller to continue or resume descriptor processing. The
controller clears this bit on every descriptor fetch.
11
dead
RU
The controller sets bit 11 to 1b when it encounters a fatal error, and clears the bit when software clears
bit 15 (run). Asynchronous contexts supporting out-of-order pipelining provide unique
ContextControl.dead functionality. See Section 7.7 in the 1394 Open Host Controller Interface
Specification (Release 1.1) for more information.
10
active
RU
The controller sets bit 10 to 1b when it is processing descriptors.
98
RSVD
R
Reserved. Bits 9 and 8 return 00b when read.
75
spd
RU
This field indicates the speed at which a packet was received or transmitted and only contains
meaningful information for receive contexts. This field is encoded as:
000 = 100M bits/s
001 = 200M bits/s
010 = 400M bits/s
All other values are reserved.
40
eventcode
RU
This field holds the acknowledge sent by the link core for this packet or an internally-generated error
code if the packet was not transferred successfully.
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