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參數(shù)資料
| 型號： | XIO2200AZGW |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 87/202頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 產(chǎn)品培訓(xùn)模塊： | PCI Express Basics |
| 標(biāo)準(zhǔn)包裝： | 126 |
| 應(yīng)用： | PCI Express 至 PCI 轉(zhuǎn)換橋 |
| 接口： | PCI |
| 電源電壓： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封裝/外殼： | 176-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 176-BGA MICROSTAR（15x15） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
| 產(chǎn)品目錄頁面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名稱： | 296-19567 |
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1394 OHCI Memory-Mapped Register Space
164
March 5 2007 June 2011
SCPS154C
8.46 Isochronous Receive Context Match Register
The isochronous receive context match register starts an isochronous receive context running on a specified
cycle number, filters incoming isochronous packets based on tag values, and waits for packets with a specified
sync value. The n value in the following register addresses indicates the context number (n = 0, 1, 2, 3). See
Table 835 for a complete description of the register contents.
OHCI register offset:
410h + (32 * n)
Register type:
Read/Write, Read-only
Default value:
XXXX XXXXh
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
X
0
X
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
X
0
X
Table 835. Isochronous Receive Context Match Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
31
tag3
RW
If bit 31 is set to 1b, then this context matches on isochronous receive packets with a tag field of 11b.
30
tag2
RW
If bit 30 is set to 1b, then this context matches on isochronous receive packets with a tag field of 10b.
29
tag1
RW
If bit 29 is set to 1b, then this context matches on isochronous receive packets with a tag field of 01b.
28
tag0
RW
If bit 28 is set to 1b, then this context matches on isochronous receive packets with a tag field of 00b.
27
RSVD
R
Reserved. Bit 27 returns 0b when read.
2612
cycleMatch
RW
This field contains a 15-bit value corresponding to the two low-order bits of cycleSeconds and the 13-bit
cycleCount field in the cycleStart packet. If cycleMatchEnable (bit 29) in the isochronous receive
context control register (see Section 8.44) is set to 1b, then this context is enabled for receives when
the two low-order bits of the isochronous cycle timer register at OHCI offset F0h (see Section 8.34)
cycleSeconds field (bits 3125) and cycleCount field (bits 2412) value equal this field (cycleMatch)
value.
118
sync
RW
This 4-bit field is compared to the sync field of each isochronous packet for this channel when the
command descriptor w field is set to 11b.
7
RSVD
R
Reserved. Bit 7 returns 0b when read.
6
tag1SyncFilter
RW
If bit 6 and bit 29 (tag1) are set to 11b, then packets with tag 01b are accepted into the context if the
two most significant bits of the packet sync field are 00b. Packets with tag values other than 01b are
filtered according to bit 28 (tag0), bit 30 (tag2), and bit 31 (tag3) without any additional restrictions.
If this bit is cleared, then this context matches on isochronous receive packets as specified in
bits 2831 (tag0tag3) with no additional restrictions.
50
channelNumber
RW
This 6-bit field indicates the isochronous channel number for which this isochronous receive DMA
context accepts packets.
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