參數(shù)資料
型號(hào)： XIO2200AZGW
廠商： Texas Instruments
文件頁(yè)數(shù)： 153/202頁(yè)
文件大?。?/td> 0K
描述： IC PCI-EXPRESS/BUS BRIDGE 176BGA
產(chǎn)品培訓(xùn)模塊： PCI Express Basics
標(biāo)準(zhǔn)包裝： 126
應(yīng)用： PCI Express 至 PCI 轉(zhuǎn)換橋
接口： PCI
電源電壓： 1.35 V ~ 1.65 V，3 V ~ 3.6 V
封裝/外殼： 176-LFBGA
供應(yīng)商設(shè)備封裝： 176-BGA MICROSTAR（15x15）
包裝： 托盤
安裝類型： 表面貼裝
產(chǎn)品目錄頁(yè)面： 882 (CN2011-ZH PDF)
配用： XIO2200AEVM-ND - XIO2200AEVM
其它名稱： 296-19567
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Classic PCI Configuration Space
41
March 5 2007 June 2011
SCPS154C
4.4
Status Register
The status register provides information about the PCI Express interface to the system. See Table 43 for a
complete description of the register contents.
PCI register offset:
06h
Register type:
Read-only, Read/Clear
Default value:
0010h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
Table 43. Status Register Description
BIT
FIELD NAME
ACCESS
DESCRIPTION
15
PAR_ERR
RCU
Detected parity error. This bit is set when the PCI Express interface receives a poisoned TLP. This
bit is set regardless of the state of bit 6 (PERR_ENB) in the command register (offset 04h, see
Section 4.3).
0 = No parity error detected
1 = Parity error detected
14
SYS_ERR
RCU
Signaled system error. This bit is set when the bridge sends an ERR_FATAL or ERR_NONFATAL
message and bit 8 (SERR_ENB) in the command register (offset 04h, see Section 4.3) is set.
0 = No error signaled
1 = ERR_FATAL or ERR_NONFATAL signaled
13
MABORT
RCU
Received master abort. This bit is set when the PCI Express interface of the bridge receives a
completion-with-unsupported-request status.
0 = Unsupported request not received on the PCI Express interface
1 = Unsupported request received on the PCI Express interface
12
TABORT_REC
RCU
Received target abort. This bit is set when the PCI Express interface of the bridge receives a
completion-with-completer-abort status.
0 = Completer abort not received on the PCI Express interface
1 = Completer abort received on the PCI Express interface
11
TABORT_SIG
RCU
Signaled target abort. This bit is set when the PCI Express interface completes a request with
completer abort status.
0 = Completer abort not signaled on the PCI Express interface
1 = Completer abort signaled on the PCI Express interface
10:9
PCI_SPEED
R
DEVSEL timing. These bits are read-only 00b, because they do not apply to PCI Express.
8
DATAPAR
RCU
Master data parity error. This bit is set if bit 6 (PERR_ENB) in the command register (offset 04h,
see Section 4.3) is set and the bridge receives a completion with data marked as poisoned on the
PCI Express interface or poisons a write request received on the PCI Express interface.
0 = No uncorrectable data error detected on the primary interface
1 = Uncorrectable data error detected on the primary interface
7
FBB_CAP
R
Fast back-to-back capable. This bit does not have a meaningful context for a PCI Express device
and is hardwired to 0b.
6
RSVD
R
Reserved. Returns 0b when read.
5
66MHZ
R
66-MHz capable. This bit does not have a meaningful context for a PCI Express device and is
hardwired to 0b.
4
CAPLIST
R
Capabilities list. This bit returns 1b when read, indicating that the bridge supports additional PCI
capabilities.
3
INT_STATUS
R
Interrupt status. This bit reflects the interrupt status of the function. This bit is read-only 0b since
the bridge does not generate any interrupts internally.
2:0
RSVD
R
Reserved. Returns 000b when read.
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XIO2213A 制造商:TI 制造商全稱:Texas Instruments 功能描述:XIO2213A PCI Express to 1394b OHCI with 3-Port PHY
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