參數(shù)資料
型號： XIO2200AZGW
廠商： Texas Instruments
文件頁數(shù)： 161/202頁
文件大?。?/td> 0K
描述： IC PCI-EXPRESS/BUS BRIDGE 176BGA
產(chǎn)品培訓模塊： PCI Express Basics
標準包裝： 126
應用： PCI Express 至 PCI 轉(zhuǎn)換橋
接口： PCI
電源電壓： 1.35 V ~ 1.65 V，3 V ~ 3.6 V
封裝/外殼： 176-LFBGA
供應商設備封裝： 176-BGA MICROSTAR（15x15）
包裝： 托盤
安裝類型： 表面貼裝
產(chǎn)品目錄頁面： 882 (CN2011-ZH PDF)
配用： XIO2200AEVM-ND - XIO2200AEVM
其它名稱： 296-19567
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Classic PCI Configuration Space
48
March 5 2007 June 2011
SCPS154C
4.21 Prefetchable Memory Limit Register
This read/write register specifies the upper limit of the prefetchable memory addresses that the bridge
forwards downstream. See Table 412 for a complete description of the register contents.
PCI register offset:
26h
Register type:
Read-only, Read/Write
Default value:
0001h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
Table 412. Prefetchable Memory Limit Register Description
BIT
FIELD NAME
ACCESS
DESCRIPTION
15:4
PRELIMIT
RW
Prefetchable memory limit. Defines the highest address of the prefetchable memory address range
that determines when to forward memory transactions from one interface to the other. These bits
correspond to address bits [31:20] in the memory address. The lower 20 bits are assumed to be
FFFFFh. The prefetchable limit upper 32 bits register (offset 2Ch, see Section 4.23) specifies the
bit [63:32] of the 64-bit prefetchable memory address.
3:0
64BIT
R
64-bit memory indicator. These read-only bits indicate that 64-bit addressing is supported for this
memory window.
4.22 Prefetchable Base Upper 32 Bits Register
This read/write register specifies the upper 32 bits of the prefetchable memory base register. See Table 413
for a complete description of the register contents.
PCI register offset:
28h
Register type:
Read/Write
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 413. Prefetchable Base Upper 32 Bits Register Description
BIT
FIELD NAME
ACCESS
DESCRIPTION
31:0
PREBASE
RW
Prefetchable memory base upper 32 bits. Defines the upper 32 bits of the lowest address of the
prefetchable memory address range that determines when to forward memory transactions
downstream.
4.23 Prefetchable Limit Upper 32 Bits Register
This read/write register specifies the upper 32 bits of the prefetchable memory limit register. See Table 414
for a complete description of the register contents.
PCI register offset:
2Ch
Register type:
Read/Write
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 414. Prefetchable Limit Upper 32 Bits Register Description
BIT
FIELD NAME
ACCESS
DESCRIPTION
31:0
PRELIMIT
RW
Prefetchable memory limit upper 32 bits. Defines the upper 32 bits of the highest address of the
prefetchable memory address range that determines when to forward memory transactions
downstream.
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