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參數(shù)資料
| 型號： | 82801AA |
| 廠商： | INTEL CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PBGA241 |
| 封裝： | BGA-241 |
| 文件頁數(shù)： | 153/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801AA |
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Intel
82801BA ICH2 Datasheet
5-97
Functional Description
5.15.4
Ultra ATA/66 Protocol
In addition to Ultra ATA/33, the ICH2 supports the Ultra ATA/66 protocol. The Ultra ATA/66
protocol is enabled via configuration bits 3:0 at offset 54h. The two protocols are similar, and are
intended to be device driver compatible. The Ultra ATA/66 logic can achieve transfer rates of up to
66 MB/s.
To achieve the higher data rate, the timings are shortened and the quality of the cable is improved
to reduce reflections, noise, and inductive coupling. Note that the improved cable is required and
will still plug into the standard IDE connector. The Ultra ATA/66 protocol also supports a 44 MB/
s mode.
5.15.5
Ultra ATA/100 Protocol
When the ATA_FAST bit is set for any of the 4 IDE devices, the timings for the transfers to and
from the corresponding device run at a higher rate. The ICH2 Ultra ATA/100 logic can achieve
read transfer rates up to 100 MB/s and write transfer rates up to 88.9 MB/s.
The cable improvements required for Ultra ATA/66 are sufficient for Ultra ATA/100, so no further
cable improvements are required when implementing Ultra ATA/100.
5.15.6
Ultra ATA/33/66/100 Timing
The timings for Ultra ATA/33/66/100 modes are programmed via the Synchronous DMA Timing
Register and the IDE Configuration Register. Different timings can be programmed for each drive
in the system. The Base Clock frequency for each drive is selected in the IDE Configuration
Register. The Cycle Time (CT) and Ready to Pause (RP) time (defined as multiples of the Base
Clock) are programmed in the Synchronous DMA Timing Register. The Cycle Time represents the
minimum pulse width of the data strobe (STROBE) signal. The Ready to Pause time represents the
number of Base Clock periods that the ICH2 will wait from deassertion of DMARDY# to the
assertion of STOP when it desires to stop a burst read transaction.
Note:
The internal Base Clock for Ultra ATA/100 (Mode 5) runs at 133 MHz, and the Cycle Time (CT)
must be set for 3 Base Clocks. The ICH2, thus, toggles the write strobe signal every 22.5 ns,
transferring two bytes of data on each strobe edge. This means that the ICH2 performs Mode 5
write transfers at a maximum rate of 88.9 MB/s. For read transfers, the read strobe is driven by the
ATA/100 device; the ICH2 supports reads at the maximum rate of 100 MB/s.
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相關PDF資料 |
PDF描述 |
|---|---|
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
| 82805AA | Interface IC |
| 82806AA | Interface IC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 82801AASL3Z2 | 制造商: 功能描述: 制造商:Intel 功能描述: 制造商:undefined 功能描述: |
| 82801AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:82801AB (ICH0) I/O Controller Hub |
| 82801BA | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801BA I/O Controller Hub 2 (ICH2) and Intel 82801BAM I/O Controller Hub 2 Mobile |
| 82801BAICH2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 82801DB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4) |
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