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參數(shù)資料
| 型號： | 82801AA |
| 廠商： | INTEL CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PBGA241 |
| 封裝： | BGA-241 |
| 文件頁數(shù)： | 213/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801AA |
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Intel
82801BA ICH2 Datasheet
7-3
LAN Controller Registers (B1:D8:F0)
7.1.4
PCISTS—PCI Status Register (LAN Controller—B1:D8:F0)
Offset Address:
Default Value:
06–07h
0290h
Attribute:
Size:
RO, R/WC
16 bits
7.1.5
REVID—Revision ID Register (LAN Controller—B1:D8:F0)
Offset Address:
Default Value:
08h
00h
Attribute:
Size:
RO
8 bits
Bit
Description
15
Detected Parity Error (DPE)
—R/WC.
1 = The ICH2’s integrated LAN Controller has detected a parity error on the PCI bus (will be set
even if Parity Error Response is disabled in the PCI Command register).
0 = This bit is cleared by writing a 1 to the bit location.
14
Signaled System Error (SSE)
—
R/WC.
1 = The ICH2’s integrated LAN Controller has asserted SERR#. (SERR# can be routed to cause
NMI, SMI# or interrupt.
0 = This bit is cleared by writing a 1 to the bit location.
13
Master Abort Status (RMA)
—R/WC.
1 = The ICH2’s integrated LAN Controller (as a PCI master) has generated a master abort.
0 = This bit is cleared by writing a 1 to the bit location.
12
Received Target Abort (RTA)
—R/WC.
1 = The ICH2’s integrated LAN Controller (as a PCI master) has received a target abort.
0 = This bit is cleared by writing a 1 to the bit location.
11
Signaled Target Abort (STA)—RO. Hardwired to 0. The device will never signal Target Abort.
10:9
DEVSEL# Timing Status (DEV_STS)—RO.
01h = Medium timing.
8
Data Parity Error Detected (DPED)
—R/WC.
1 = All of the following three conditions have been met:
1.The LAN Controller is acting as bus master
2.The LAN Controller has asserted PERR# (for reads) or detected PERR# asserted (for
writes)
3.The Parity Error Response bit in the LAN Controller’s PCI Command Register is set.
0 = This bit is cleared by writing a 1 to the bit location.
7
Fast Back to Back (FB2B)—RO. Hardwired to 1. The device can accept fast back-to-back
transactions.
6
User Definable Features (UDF)—RO. Hardwired to 0. Not implemented.
5
66 MHz Capable (66MHZ_CAP)—RO. Hardwired to 0. The device does not support 66MHz PCI.
4
Capabilities List (CAP_LIST)
—RO.
1 = The EEPROM indicates that the integrated LAN controller supports PCI Power Management.
0 = The EEPROM indicates that the integrated LAN controller does not support PCI Power
Management.
3:0
Reserved.
Bit
Description
7:0
Revision Identification Number.
8-bit value that indicates the revision number for the integrated
LAN Controller. The three least significant bits in this register may be overridden by the ID and REV
ID fields in the EEPROM.
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
| 82805AA | Interface IC |
| 82806AA | Interface IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82801AASL3Z2 | 制造商: 功能描述: 制造商:Intel 功能描述: 制造商:undefined 功能描述: |
| 82801AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:82801AB (ICH0) I/O Controller Hub |
| 82801BA | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801BA I/O Controller Hub 2 (ICH2) and Intel 82801BAM I/O Controller Hub 2 Mobile |
| 82801BAICH2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 82801DB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4) |
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