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參數資料
| 型號： | 82801AA |
| 廠商： | INTEL CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PBGA241 |
| 封裝： | BGA-241 |
| 文件頁數： | 369/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801AA |
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Intel
82801BA ICH2 Datasheet
12-9
SMBus Controller Registers (D31:F3)
12.2.7
BLOCK_DB—Block Data Byte Register
Register Offset:
Default Value:
07h
00h
Attribute:
Size:
R/W
8 bits
12.2.8
RCV_SLVA—Receive Slave Address Register
Register Offset:
Default Value:
Lockable:
09h
44h
No
Attribute:
Size:
Power Well:
R/W
8 bits
Resume
12.2.9
SLV_DATA—Receive Slave Data Register
Register Offset:
Default Value:
Lockable:
0Ah
00h
No
Attribute:
Size:
Power Well:
RO
16 bits
Resume
This register contains the 16-bit data value written by the external SMBus master. The CPU can
then read the value from this register. This register is reset by RSMRST#, but not PCIRST#.
Bit
Description
7:0
Block Data Byte—
R/W. For Block Writes, software writes the first byte to this register as part of the
setup for this command. After the ICH2 has sent the Address, Command, and Byte Count fields, it will
send the byte in the Block Data Byte register. After the byte has been sent, the ICH2 sets the
BYTE_DONE_STS bit in the Host Status register. If there are more bytes to send, the software then
writes in the next byte to the Block Data Byte register and software also clears the BYTE_DONE_STS
bit. The ICH2 then sends the next byte. During the time from when a byte has been transmitted to
when the next byte has been loaded, the ICH2 inserts wait-states on the SMBus/I
C.
A similar process will be used for Block Reads. After receiving the byte count (which goes in the DATA
0 register), the first “data byte” goes in the Block Data Byte register and the ICH2 generates an SMI#
or interrupt (depending on configuration). The interrupt or SMI# handler then reads the byte and
clears the BYTE_DONE_STS bit. This frees room for the next byte. During the time from when a byte
is read to when the BYTE_DONE_STS bit is cleared, the ICH2 inserts wait-states on the SMBus/I
C.
Bit
Description
7
Reserved
6:0
SLAVE_ADDR—
R/W. This field is the slave address that the ICH2 decodes for read and write cycles.
The default is not 0 so the SMBus Slave Interface can respond even before the processor comes up
(or if the processor is dead). This register is cleared by RSMRST#, but not by PCIRST#.
Bit
Description
15:8
DATA_MSG1:
Data Message Byte 1
—
RO. See
Section 5.17.5
for a discussion of this field.
7:0
DATA_MSG0:
Data Message Byte 0
—
RO. See
Section 5.17.5
for a discussion of this field.
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相關PDF資料 |
PDF描述 |
|---|---|
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
| 82805AA | Interface IC |
| 82806AA | Interface IC |
相關代理商/技術參數 |
參數描述 |
|---|---|
| 82801AASL3Z2 | 制造商: 功能描述: 制造商:Intel 功能描述: 制造商:undefined 功能描述: |
| 82801AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:82801AB (ICH0) I/O Controller Hub |
| 82801BA | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801BA I/O Controller Hub 2 (ICH2) and Intel 82801BAM I/O Controller Hub 2 Mobile |
| 82801BAICH2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 82801DB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4) |
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