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參數(shù)資料
| 型號： | 82801AA |
| 廠商： | INTEL CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PBGA241 |
| 封裝： | BGA-241 |
| 文件頁數(shù)： | 341/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801AA |
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Intel
82801BA ICH2 Datasheet
10-9
IDE Controller Registers (D31:F1)
10.1.14
IDE_CONFIG—IDE I/O Configuration Register
Address Offset:
Default Value:
54h
00h
Attribute:
Size:
R/W
32 bits
5:4
Primary Drive 1 Cycle Time (PCT1)—
R/W. For Ultra ATA mode, the setting of these bits
determines the minimum write strobe cycle time (CT). The DMARDY#-to-STOP (RP) time is also
determined by the setting of these bits.
PCB1 = 0 (33 MHz clk)
PCB1 = 1 (66 MHz clk)
00 = CT 4 clocks, RP 6 clocks 00 = Reserved
01 = CT 3 clocks, RP 5 clocks 01 = CT 3 clocks, RP 8 clocks
10 = CT 2 clocks, RP 4 clocks 10 = CT 2 clocks, RP 8 clocks
11 = Reserved
11 = Reserved
FAST_PCB1 = 1 (133 MHz clk)
00 = Reserved
01 = CT 3 clks, RP 16 clks
10 = Reserved
11 = Reserved
3:2
Reserved.
1:0
Primary Drive 0 Cycle Time (PCT0)—
R/W. For Ultra ATA mode, the setting of these bits
determines the minimum write strobe cycle time (CT). The DMARDY#-to-STOP (RP) time is also
determined by the setting of these bits.
PCB1 = 0 (33 MHz clk)
PCB1 = 1 (66 MHz clk)
00 = CT 4 clocks, RP 6 clocks 00 = Reserved
01 = CT 3 clocks, RP 5 clocks 01 = CT 3 clocks, RP 8 clocks
10 = CT 2 clocks, RP 4 clocks 10 = CT 2 clocks, RP 8 clocks
11 = Reserved
11 = Reserved
FAST_PCB1 = 1 (133 MHz clk)
00 = Reserved
01 = CT 3 clks, RP 16 clks
10 = Reserved
11 = Reserved
Bit
Description
Bit
Description
31:20
Reserved.
19:18
Secondary IDE Signal Mode (SEC_SIG_MODE)
—R/W. These bits are used to control mode of
the Secondary IDE signal pins. These bits should always be set to 00b for desktop
implementations.
00 = Normal (Enabled).
01 = Tri-state (Disabled).
10 = Drive low (Disabled).
11 = Reserved.
17:16
Primary IDE Signal Mode (PRIM_SIG_MODE)
—R/W. These bits are used to control mode of the
Primary IDE signal pins. These bits should always be set to 00b for desktop implementations.
00 = Normal (Enabled).
01 = Tri-state (Disabled).
10 = Drive low (Disabled).
11 = Reserved.
15
Fast Secondary Drive 1 Base Clock (FAST_SCB1)
—R/W. This bit is used in conjuction with the
SCT1 bits to enable/disable Ultra ATA/100 timings for the Secondary Slave drive.
0 = Disable Ultra ATA/100 timing for the Secondary Slave drive.
1 = Enable Ultra ATA/100 timing for the Secondary Slave drive (overrides bit 3 in this register).
14
Fast Secondary Drive 0 Base Clock (FAST_SCB0)
—R/W. This bit is used in conjuction with the
SCT0 bits to enable/disable Ultra ATA/100 timings for the Secondary Master drive.
0 = Disable Ultra ATA/100 timing for the Secondary Master drive.
1 = Enable Ultra ATA/100 timing for the Secondary Master drive (overrides bit 2 in this register).
13
Fast Primary Drive 1 Base Clock (FAST_PCB1)
—R/W. This bit is used in conjuction with the
PCT1 bits to enable/disable Ultra ATA/100 timings for the Primary Slave drive.
0 = Disable Ultra ATA/100 timing for the Primary Slave drive.
1 = Enable Ultra ATA/100 timing for the Primary Slave drive (overrides bit 1 in this register).
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82801AB | 82801AB (ICH0) I/O Controller Hub |
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| 82805AA | Interface IC |
| 82806AA | Interface IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82801AASL3Z2 | 制造商: 功能描述: 制造商:Intel 功能描述: 制造商:undefined 功能描述: |
| 82801AB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:82801AB (ICH0) I/O Controller Hub |
| 82801BA | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801BA I/O Controller Hub 2 (ICH2) and Intel 82801BAM I/O Controller Hub 2 Mobile |
| 82801BAICH2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 82801DB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4) |
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