參數(shù)資料
型號： 82801AB
廠商： INTEL CORP
元件分類： 外設(shè)及接口
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： MULTIFUNCTION PERIPHERAL, PBGA241
封裝： BGA-241
文件頁數(shù)： 190/462頁
文件大?。?/td> 3450K
代理商： 82801AB
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Functional Description
5-134
Intel
82801BA ICH2 Datasheet
The AC-link consists of a five signal interface between the controller and codec.
Table 5-90
indicates the AC-link signal pins on the ICH2 and their associated power wells.
NOTE:
Power well voltage levels are 3.3V
ICH2 core well outputs may be used as strapping options for the ICH2, sampled during system
reset. These signals may have weak pull-ups/put-downs; however, this will not interfere with link
operation. ICH2 inputs integrate weak put-downs to prevent floating traces when a secondary
codec is not attached. When the Shut Off bit in the control register is set, all buffers will be turned
off and the pins will be held in a steady state, based on these pull-ups/put-downs.
BIT_CLK is fixed at 12.288 MHz and is sourced by the primary codec. It provides the necessary
clocking to support the twelve 20 bit time slots. AC-link serial data is transitioned on each rising
edge of BIT_CLK. The receiver of AC-link data samples each serial bit on the falling edge of
BIT_CLK.
Synchronization of all AC-link data transactions is signaled by the AC’97 controller via the
AC_SYNC signal, as shown in
Figure 5-21
. The primary codec drives the serial bit clock onto the
AC-link, which the AC’97 controller then qualifies with the AC_SYNC signal to construct data
frames. AC_SYNC, fixed at 48 KHz, is derived by dividing down BIT_CLK. AC_SYNC remains
Figure 5-20. AC’97 2.1 Controller-Codec Connection
Digital AC '97 2.1
Controller
AC '97 2.1
controller
section of the
ICH2
Primary
Codec
SYNC
BIT_CLK
SDOUT
AC '97 / AC' 97 2.1 /
AMC '97 2.1
RESET#
SDIN 0
SDIN 1
Secondary
Codec
AC '97 / MC '97 2.1 /
AMC '97 2.1
Table 5-90. AC’97 Signals
Signal Name
Type
Power Well*
Description
AC_RESET#
Output
Resume
Master hardware reset
AC_SYNC
Output
Core
48 KHz fixed rate sample sync
AC_BIT_CLK
Input
Core
12.288 MHz Serial data clock
AC_SDOUT
Output
Core
Serial output data
AC_SDIN 0
Input
Resume
Serial input data
AC_SDIN 1
Input
Resume
Serial input data
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PDF描述
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