參數(shù)資料
型號(hào)： 82801AB
廠商： INTEL CORP
元件分類： 外設(shè)及接口
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： MULTIFUNCTION PERIPHERAL, PBGA241
封裝： BGA-241
文件頁(yè)數(shù)： 67/462頁(yè)
文件大小： 3450K
代理商： 82801AB
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Intel
82801BA ICH2 Datasheet
5-11
Functional Description
Target Termination:
The target may request to terminate the transaction with a target-
disconnect, target-retry, or target-abort. In the first two cases, the LAN Controller initiates the
cycle again. In the case of a target-abort, the LAN Controller sets the Received Target-Abort
bit in the PCI Configuration Status field (PCI Configuration Status register, bit 12) and does
not re-initiate the cycle.
Master Abort:
The target of the transaction has not responded to the address initiated by the
LAN Controller (in other words, DEVSEL# has not been asserted). The LAN Controller
simply deasserts FRAME# and IRDY# as in the case of normal completion.
Error Condition:
In the event of parity or any other system error detection, the LAN
Controller completes its current initiated transaction. Any further action taken by the LAN
Controller depends on the type of error and other conditions.
Memory Write and Invalidate
The LAN Controller has four Direct Memory Access (DMA) channels. Of these four channels (the
receive DMA channel) is used to deposit the large number of data bytes received from the link into
system memory. The receive DMA uses both the Memory Write (MW) and the Memory Write and
Invalidate (MWI) commands. To use MWI, the LAN Controller must guarantee the following:
1. Minimum transfer of one cache line
2. Active byte enable bits (or BE[3:0]# are all low) during MWI access
3. The LAN Controller may cross the cache line boundary only if it intends to transfer the next
cache line too.
To ensure the above conditions, the LAN Controller may use the MWI command only under the
following conditions:
1. The Cache Line Size (CLS) written in the CLS register during PCI configuration is 8 or 16
DWords.
2. The accessed address is cache line aligned.
3. The LAN Controller has at least 8 or 16 DWords of data in its receive FIFO.
4. There are at least 8 or 16 DWords of data space left in the system memory buffer.
5. The MWI Enable bit in the PCI Configuration Command register, bit 4, should is set to 1.
6. The MWI Enable bit in the LAN Controller Configure command should is set to 1.
If any one of the above conditions does not hold, the LAN Controller will use the MW command.
If a MWI cycle has started and one of the conditions is no longer valid (for example, the data space
in the memory buffer is now less than CLS), then the LAN Controller terminates the MWI cycle at
the end of the cache line. The next cycle will be either a MW or MWI cycle depending on the
conditions listed above.
If the LAN Controller started a MW cycle and reached a cache line boundary, it either continues or
terminates the cycle depending on the Terminate Write on Cache Line configuration bit of the
LAN Controller Configure command (byte 3, bit 3). If this bit is set, the LAN Controller terminates
the MW cycle and attempts to start a new cycle. The new cycle is a MWI cycle if this bit is set and
all of the above listed conditions are met. If the bit is not set, the LAN Controller continues the
MW cycle across the cache line boundary if required.
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PDF描述
82803AAMRH-R Controller Miscellaneous - Datasheet Reference
82804AA Interface IC
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參數(shù)描述
82801BA 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801BA I/O Controller Hub 2 (ICH2) and Intel 82801BAM I/O Controller Hub 2 Mobile
82801BAICH2 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER
82801DB 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4)
82801E 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801E Communications I/O Controller Hub (C-ICH)
82801FB 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family
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