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參數(shù)資料
| 型號(hào)： | 82801AB |
| 廠商： | INTEL CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 82801AB (ICH0) I/O Controller Hub |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PBGA241 |
| 封裝： | BGA-241 |
| 文件頁數(shù)： | 68/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801AB |
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Functional Description
5-12
Intel
82801BA ICH2 Datasheet
Read Align
The Read Align feature enhances the LAN Controller’s performance in cache line oriented
systems. In these particular systems, starting a PCI transaction on a non-cache line aligned address
may cause low performance.
To resolve this performance anomaly, the LAN Controller attempts to terminate transmit DMA
cycles on a cache line boundary and start the next transaction on a cache line aligned address. This
feature is enabled when the Read Align Enable bit is set in the LAN Controller Configure
command (byte 3, bit 2).
If this bit is set, the LAN Controller operates as follows:
When the LAN Controller is almost out of resources on the transmit DMA (i.e., the transmit
FIFO is almost full), it attempts to terminate the read transaction on the nearest cache line
boundary when possible.
When the arbitration counter’s feature is enabled (i.e., the Transmit DMA Maximum Byte
Count value is set in the Configure command), the LAN Controller switches to other pending
DMAs on cache line boundary only.
Note:
This feature is not recommended for use in non-cache line oriented systems since it may cause
shorter bursts and lower performance.
Note:
This feature should be used only when the CLS register in PCI Configuration space is set to 8 or
16.
Note:
The LAN Controller reads all control data structures (including Receive Buffer Descriptors) from
the first DWord (even if it is not required) to maintain cache line alignment.
Error Handling
Data Parity Errors:
As an initiator, the LAN Controller checks and detects data parity errors that
occur during a transaction. If the Parity Error Response bit is set (PCI Configuration Command
register, bit 6), the LAN Controller also asserts PERR# and sets the Data Parity Detected bit (PCI
Configuration Status register, bit 8). In addition, if the error was detected by the LAN Controller
during read cycles, it sets the Detected Parity Error bit (PCI Configuration Status register, bit 15).
5.2.2.3
PCI Power Management
Enhanced support for the power management standard, PCI specification rev. 2.2, is provided in
the ICH2 integrated LAN Controller. The LAN Controller supports a large set of wake-up packets
and the capability to wake the system from a low power state on a link status change. The LAN
Controller enables the host system to be in a sleep state and remain virtually connected to the
network.
After a power management event or link status change is detected, the LAN Controller will wake
the host system. The sections below describe these events, the LAN Controller power states, and
estimated power consumption at each power state.
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82803AAMRH-R | Controller Miscellaneous - Datasheet Reference |
| 82804AA | Interface IC |
| 82805AA | Interface IC |
| 82806AA | Interface IC |
| 82815EM | Controller Miscellaneous - Datasheet Reference |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82801BA | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801BA I/O Controller Hub 2 (ICH2) and Intel 82801BAM I/O Controller Hub 2 Mobile |
| 82801BAICH2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PERIPHERAL (MULTIFUNCTION) CONTROLLER |
| 82801DB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801DB I/O Controller Hub 4 (ICH4) |
| 82801E | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel 82801E Communications I/O Controller Hub (C-ICH) |
| 82801FB | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Intel I/O Controller Hub 6 (ICH6) Family |
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