參數(shù)資料
型號： 82801AB
廠商： INTEL CORP
元件分類： 外設(shè)及接口
英文描述： 82801AB (ICH0) I/O Controller Hub
中文描述： MULTIFUNCTION PERIPHERAL, PBGA241
封裝： BGA-241
文件頁數(shù)： 58/462頁
文件大?。?/td> 3450K
代理商： 82801AB
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Functional Description
5-2
Intel
82801BA ICH2 Datasheet
5.1.2
PCI-to-PCI Bridge Model
From a software perspective, the ICH2 contains a PCI-to-PCI bridge. This bridge connects the hub
interface to the PCI bus. By using the PCI-to-PCI bridge software model, the ICH2 can have its
decode ranges programmed by existing plug-and-play software such that PCI ranges do not
conflict with AGP and graphics aperture ranges in the Host controller.
5.1.3
IDSEL to Device Number Mapping
When addressing devices on the external PCI bus (with the PCI slots), the ICH2 asserts one address
signal as an IDSEL. When accessing device 0, the ICH2 asserts AD16. When accessing Device 1,
the ICH2 asserts AD17. This mapping continues up to device 15 where the ICH2 asserts AD31.
Note that the ICH2’s internal functions (AC’97, IDE, USB, and PCI Bridge) are enumerated like
they are on a separate PCI bus (the hub interface) from the external PCI bus. The integrated LAN
Controller is Device 8 on the ICH2’s PCI bus and, hence, uses AD24 for IDSEL
5.1.4
SERR# Functionality
There are several internal and external sources that can cause SERR#. The ICH2 can be
programmed to cause an NMI based on detecting that an SERR# condition has occurred. The NMI
can also be routed to, instead, cause an SMI#. Note that the ICH2 does not drive the external PCI
bus SERR# signal active onto the PCI bus. The external SERR# signal is an input into the ICH2
driven only by external PCI devices. The conceptual logic diagrams in
Figure 5-1
and
Figure 5-2
illustrate all sources of SERR#, along with their respective enable and status bits.
Figure 5-3
shows
how the ICH2 error reporting logic is configured for NMI# generation.
Figure 5-1. Primary Device Status Register Error Reporting Logic
AND
OR
AND
D30:F0 BRIDGE_CNT
[Parity Error Response Enable]
D30:F0 BRIDGE_CNT
[SERR# Enable]
PCI Address Parity Error
D30:F0 CMD
[SERR_EN]
D30:F0 PD_STS
[SSE]
AND
AND
AND
AND
OR
Delayed Transaction Timeout
D30:F0 ERR_CMD
[SERR_DTT_EN]
SERR# Pin
D30:F0 BRIDGE_CNT
[SERR# Enable]
D30:F0 ERR_CMD
[SERR_RTA_EN]
Received Target Abort
D30:F0 ERR_STS
[SERR_DTT]
D30:F0 CMD
[SERR_EN]
D30:F0 ERR_STS
[SERR_RTA]
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