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參數(shù)資料
| 型號： | 82865G |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內(nèi)存控制器中樞 |
| 文件頁數(shù)： | 67/249頁 |
| 文件大小： | 3540K |
| 代理商： | 82865G |
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68
Intel
82865G/82865GV GMCH Datasheet
Register Description
3.5.17
FPLLCONT— Front Side Bus PLL Clock Control Register
(Device 0)
Address Offset:
Default Value:
Access:
Size:
60h
00h
R/W, RO
8 bits
These register bits are used for changing DDR frequency initializing GMCH memory and I/O
clocks WIO DLL delays, and initializing internal graphics controller's clocks and resets.
Bit
Descriptions
7:5
Reserved.
4
Memory and Memory I/O DLL Clock Gate (DLLCKGATE)—R/W.
0 = Writing a 0 will cleanly re-enable the memory and memory I/O clocks from the DLL outputs.
1 = Writing a 1 will cleanly disable the memory and memory IO clocks of the chipset core and
DDR interface from the DLL outputs.
NOTE:
This bit should always be written to before writing to the FPLLSYNC bit.
3
Graphics Activate (GFXACT)—R/W.
1 = After propagating the internal graphics enable, writing a 1 to this bit will cause the internal
graphics logic to come out of reset. After a 1 has been written, the GMCH will take the internal
graphics logic out of reset. From then on, the internal graphics can only be put back into reset
with a hardware reset.
2
Propagate Internal Graphics Enable (PIGE)—R/W.
0 = This bit should be set to 0 shortly after setting it to 1, though no action is taken on writing a 0.
1 = After writing a 0 to IGDIS (Dev 0, Offset 52, bit 3) to enable internal graphics, writing a 1 to
this bit will propagate the IGDIS register to the chip which will make the configuration space
for Device 1 (AGP Bridge) disappear and Device 2 (integrated graphics) appear. Propagating
the IGE will also enable the graphics clock.
1
FSB PLL Sync (FPLLSYNC)—R/W.
0 = After writing a 1, writing a 0 will cause the FSB PLL to synchronize the memory and graphics
core clocks to the processor clock.
1 = Writing a 1 will reset the memory and core graphics clock dividers in the FSB FPLL. This will
also enable the output of the system memory frequency bits and the Graphics Clock Test
Mode register to propagate to the chip and the FPLL.
0
Graphics/Memory Clock Gate (GMCLKGATE)—R/W.
0 = Writing a 0 restarts (enable) the clocks.
1 = Writing a 1 cleanly disables the graphics and memory clocks while still enabling the core
clocks. The memory and graphics clocks can then be programmed with new speed
information.
NOTE:
This bit should always be written to before writing to the FPLLSYNC bit.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82865GV | Intel 865G/865GV Graphics and Memory Controller Hub |
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參數(shù)描述 |
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| 828662-1 | 制造商:TE Connectivity 功能描述:CONN TIMER CONN M 16 POS 5MM SLDR ST TH - Bulk 制造商:TE Connectivity 功能描述:16P JUN-TIMER STECK 制造商:TE Connectivity 功能描述:Conn Timer Connector M 16 POS 5mm Solder ST Thru-Hole |
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