參數(shù)資料
型號： 82865GV
廠商： Intel Corp.
英文描述： Intel 865G/865GV Graphics and Memory Controller Hub
中文描述： 英特爾865G/865GV圖形和內(nèi)存控制器中樞
文件頁數(shù)： 104/249頁
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代理商： 82865GV
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Intel
82865G/82865GV GMCH Datasheet
105
Register Description
3.7.6
CC—Class Code Register (Device 2)
Address Offset:
Default Value:
Access:
Size:
09h
0Bh
030000h
RO
24 bits
This register contains the device programming interface information related to the Sub-Class Code
and Base Class Code definition for the IGD. This register also contains the Base Class Code and
the function sub-class in relation to the Base Class Code.
3.7.7
CLS—Cache Line Size Register (Device 2)
Address Offset:
Default Value:
Access:
Size:
0Ch
00h
RO
8 bits
The IGD does not support this register as a PCI slave.
3.7.8
MLT2—Master Latency Timer Register (Device 2)
Address Offset:
Default Value:
Access:
Size:
0Dh
00h
RO
8 bits
The IGD does not support the programmability of the master latency timer because it does not
perform bursts.
Bit
Description
23:16
Base Class Code (BASEC)—RO.
03 = Display controller
15:8
Sub-Class Code (SCC)—RO.
00h = VGA compatible
80h = Non-VGA based on device 0 GCBIT 1 as well as Device 0 GC Register Bits 6:4
7:0
Programming Interface (PI)—RO.
00h = Display controller.
Bit
Description
7:0
Cache Line Size (CLS)—RO.
Hardwired to 00h. The IGD, as a PCI compliant master, does not use
the memory write and Invalidate command and, in general, does not perform operations based on
cache line size.
Bit
Description
7:0
Master Latency Timer Count Value—RO.
Hardwired to 00h.
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