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參數(shù)資料
| 型號： | 82865GV |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內(nèi)存控制器中樞 |
| 文件頁數(shù)： | 26/249頁 |
| 文件大?。?/td> | 3540K |
| 代理商： | 82865GV |
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Intel
82865G/82865GV GMCH Datasheet
27
Signal Description
2.1
Host Interface Signals
Signal Name
Type
Description
ADS#
I/O
AGTL+
Address Strobe:
The processor bus owner asserts ADS#
to indicate the first of
two cycles of a request phase. The GMCH can assert this signal for snoop cycles
and interrupt messages.
BNR#
I/O
AGTL+
Block Next Request:
BNR# is used to block the current request bus owner from
issuing a new requests. This signal is used to dynamically control the processor
bus pipeline depth.
BPRI#
O
AGTL+
Priority Agent Bus Request:
The GMCH is the only Priority Agent on the
processor bus. It asserts this signal to obtain the ownership of the address bus.
This signal has priority over symmetric bus requests and will cause the current
symmetric owner to stop issuing new transactions unless the HLOCK# signal was
asserted.
BREQ0#
O
AGTL+
Bus Request 0#:
The GMCH pulls the processor bus BREQ0# signal low during
CPURST#. The signal is sampled by the processor on the active-to-inactive
transition of CPURST#. The minimum setup time for this signal is 4 HCLKs. The
minimum hold time is 2 clocks and the maximum hold time is 20 HCLKs. BREQ0#
should be terminated high (pulled up) after the hold time requirement has been
satisfied.
NOTE:
This signal is called BR0# in the Intel
Pentium
4 processor
specifications.
BSEL[1:0]
I
CMOS
Core / FSB Frequency (FSBFREQ) Select Strap:
This strap is latched at the
rising edge of PWROK. These pins has no default internal pull-up resistor.
00 = Core frequency is 100 MHz, FSB frequency is 400 MHz
01 = Core frequency is 133 MHz, FSB frequency is 533 MHz
10 = Core frequency is 200 MHz, FSB frequency is 800 MHz
11 = Reserved
CPURST#
O
AGTL+
CPU Reset:
The CPURST# pin is an output from the GMCH. The GMCH asserts
CPURST# while RSTIN# (PCIRST# from Intel
ICH5) is asserted and for
approximately 1 ms after RSTIN# is deasserted. The CPURST# allows the
processors to begin execution in a known state.
Note that the ICH5 must provide processor frequency select strap setup and hold
times around CPURST#. This requires strict synchronization between GMCH
CPURST# deassertion and ICH5 driving the straps.
DBSY#
I/O
AGTL+
Data Bus Busy:
This signal is used by the data bus owner to hold the data bus
for transfers requiring more than one cycle.
DEFER#
O
AGTL+
Defer:
DEFER#, when asserted, indicates that the GMCH will terminate the
transaction currently being snooped with either a deferred response or with a
retry response.
DINV[3:0]#
I/O
AGTL+
4X
Dynamic Bus Inversion:
DINV[3:0]# are driven along with the HD[63:0]#
signals. They Indicate if the associated data signals are inverted. DINV[3:0]# are
asserted such that the number of data bits driven electrically low (low voltage)
within the corresponding 16-bit group never exceeds 8.
DINV[x]#
Data Bits
DINV3#
HD[63:48]#
DINV2#
HD[47:32]#
DINV1#
HD[31:16]#
DINV0#
HD[15:0]#
NOTE:
This signal is called DBI[3:0] in the processor specifications.
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