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參數(shù)資料
| 型號： | 82865GV |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內(nèi)存控制器中樞 |
| 文件頁數(shù)： | 58/249頁 |
| 文件大?。?/td> | 3540K |
| 代理商： | 82865GV |
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Intel
82865G/82865GV GMCH Datasheet
59
Register Description
3.5.4
PCISTS—PCI Status Register (Device 0)
Address Offset:
Default Value:
Access:
Size:
06–07h
0090h
RO, R/WC
16 bits
PCISTS is a 16-bit status register that reports the occurrence of error events on Device 0’s PCI
interface. Since GMCH Device 0 does not physically reside on PCI_A, many of the bits are not
implemented.
Bit
Descriptions
15
Detected Parity Error (DPE)—RO.
Hardwired to 0.
14
Signaled System Error (SSE)—R/WC.
0 = Software sets this bit to 0 by writing a 1 to it.
1 = GMCH Device 0 generated a SERR message over HI for any enabled Device 0 error
condition. Device 0 error conditions are enabled in the PCICMD and ERRCMD registers.
Device 0 error flags are read/reset from the PCISTS or ERRSTS registers.
13
Received Master Abort Status (RMAS)—R/WC.
0 = Software sets this bit to 0 by writing a 1 to it.
1 = GMCH generated a HI request that receives a Master Abort completion packet or Master
Abort Special Cycle.
12
Received Target Abort Status (RTAS)—R/WC.
0 = Software sets this bit to 0 by writing a 1 to it.
1 = GMCH generated a HI request that receives a Target Abort completion packet or Target Abort
Special Cycle.
11
Signaled Target Abort Status (STAS)—RO.
Hardwired to 0. The GMCH will not generate a
Target Abort HI completion packet or Special Cycle.
10:9
DEVSEL Timing (DEVT)—RO.
Hardwired to 00. Device 0 does not physically connect to PCI_A.
These bits are set to 00 (fast decode) so that optimum DEVSEL timing for PCI_A is not limited by
the GMCH.
8
Master Data Parity Error Detected (DPD)—RO.
Hardwired to 0. PERR signaling and messaging
are not implemented by the GMCH.
7
Fast Back-to-Back (FB2B)—RO.
Hardwired to 1. Device 0 does not physically connect to PCI_A.
This bit is set to 1 (indicating fast back-to-back capability) so that the optimum setting for PCI_A is
not limited by the GMCH.
6:5
Reserved.
4
Capability List (CLIST)—RO.
Hardwired to 1. A 1 indicates to the configuration software that this
device/function implements a list of new capabilities. A list of new capabilities is accessed via
register CAPPTR at configuration address offset 34h. Register CAPPTR contains an offset
pointing to the start address within configuration space of this device where the AGP Capability
standard register resides.
3:0
Reserved.
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