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參數(shù)資料
| 型號： | 82865GV |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內(nèi)存控制器中樞 |
| 文件頁數(shù)： | 98/249頁 |
| 文件大小： | 3540K |
| 代理商： | 82865GV |
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Intel
82865G/82865GV GMCH Datasheet
99
Register Description
3.6.21
BCTRL1—Bridge Control Register (Device 1)
Address Offset:
Default Value:
Access:
Size:
3Eh
00h
RO, R/W
8 bits
This register provides extensions to the PCICMD1 register that are specific to PCI-to-PCI bridges.
The BCTRL1 provides additional control for the secondary interface (i.e., PCI_B/AGP) as well as
some bits that affect the overall behavior of the virtual PCI-to-PCI bridge in the GMCH
(e.g., VGA compatible address ranges mapping).
The bit field definitions for VGAEN and MDAP are detailed in
Table 9
.
Bit
Descriptions
7
Fast Back-to-Back Enable (FB2BEN)—RO.
Hardwired to 0. GMCH does not generate fast back-
to-back cycles as a master on AGP.
6
Secondary Bus Reset (SRESET)—RO.
Hardwired to 0. GMCH does not support generation of
reset via this bit on the AGP.
5
Master Abort Mode (MAMODE)—RO.
Hardwired to 0. Thus, when acting as a master on AGP/
PCI_B, the GMCH will discard writes and return all 1s during reads when a master abort occurs.
4
Reserved.
3
VGA Enable (VGAEN)—R/W.
This bit controls the routing of processor-initiated transactions
targeting VGA compatible I/O and memory address ranges. This bit works in conjunction with the
GMCHCFG[MDAP] bit (offset C6h) as described in
Table 9
.
0 = Disable
1 = Enable
2
ISA Enable (ISAEN)—R/W.
This bit modifies the response by the GMCH to an I/O access issued
by the processor that target ISA I/O addresses. This applies only to I/O addresses that are enabled
by the IOBASE and IOLIMIT registers.
0 =All addresses defined by the IOBASE and IOLIMIT for processor I/O transactions are mapped
to PCI_B/AGP. (default)
1 =The GMCH does not forward to PCI_B/AGP any I/O transactions addressing the last 768 bytes
in each 1-KB block, even if the addresses are within the range defined by the IOBASE and
IOLIMIT registers. Instead of going to PCI_B/AGP these cycles are forwarded to HI where
they can be subtractively or positively claimed by the ISA bridge.
1
SERR Enable (SERREN)—RO.
Hardwired to 0. This bit normally controls forwarding SERR# on
the secondary interface to the primary interface. The GMCH does not support the SERR# signal
on the AGP/PCI_B bus.
0
Parity Error Response Enable (PEREN)—R/W.
This bit controls the GMCH’s response to data
phase parity errors on PCI_B/AGP. G_PERR# is not implemented by the GMCH.
0 =Disable. Address and data parity errors on PCI_B/AGP are not reported via the GMCH HI
SERR messaging mechanism. Other types of error conditions can still be signaled via SERR
messaging independent of this bit’s state.
1 =Enable. Address and data parity errors detected on PCI_B are reported via the HI SERR
messaging mechanism, if further enabled by SERRE1.
Table 9. VGAEN and MDAP Field Definitions
VGAEN
MDAP
Description
0
0
All References to MDA and VGA space are routed to HI.
0
1
Illegal combination.
1
0
All VGA references are routed to this bus. MDA references are routed to HI.
1
1
All VGA references are routed to this bus. MDA references are routed to HI.
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