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參數(shù)資料
| 型號(hào)： | 82865GV |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內(nèi)存控制器中樞 |
| 文件頁數(shù)： | 75/249頁 |
| 文件大?。?/td> | 3540K |
| 代理商： | 82865GV |
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76
Intel
82865G/82865GV GMCH Datasheet
Register Description
3.5.24
AGPCMD—AGP Command Register (Device 0)
Address Offset:
Default Value:
A8–ABh
00000000h in AGP 2.0 mode
00000A00h in AGP 3.0 mode
RO, R/W
32 bits
Access:
Size:
This register provides control of the AGP operational parameters.
Bit
Descriptions
31:13
Reserved.
12:10
PCAL_Cycle—R/W.
This filed is programmed with the period for GMCH-initiated bus cycle for
calibrating I/O buffers for both master and target. This value is updated with the smaller of the
value in CAL_CYCLE from Master’s and Target’s AGPSTAT.CAL_CYCLE. PCAL_CYCLE is set to
111 by software only if both the Target and Master have AGPSTAT.CAL_CYCLE = 111.
000 = 4 ms
001 = 16 ms
010 = 64 ms (Default).
011 = 256 ms
100–110 = Reserved
111 = Calibration Cycle Not Needed
9
Side Band AddressingEnable (SBAEN)—R/W.
This bit is ignored in AGP 3.0 mode to allow
legacy 2.0 software to work. (When AGP 3.0 is detected, sideband addressing mechanism is
automatically enabled by the hardware.)
0 = Disable.
1 = Enable. Side band addressing mechanism is enabled.
8
AGP Enable (AGPEN)—R/W.
0 = Disable. GMCH ignores all AGP operations, including the sync cycle. Any AGP operations
received while this bit is set to 1 will be serviced, even if this bit is reset to 0. If this bit
transitions from 1 to 0 on a clock edge in the middle of an SBA command being delivered in
1X mode, the command will be issued.
1 = Enable. GMCH responds to AGP operations delivered via PIPE#, or to operations delivered
via SBA if the AGP Side Band Enable bit is also set to 1.
7:6
Reserved.
5
Greater Than Four Gigabyte Enable (GT4GIGE)—RO.
Hardwired to 0 indicating that the GMCH,
as an AGP target, does not support addressing greater than 4 GB.
4
Fast Write Enable (FWEN)—R/W.
0 = Disable. When this bit is cleared, or when the data rate bits are set to 1X mode, the memory
write transactions from the GMCH to the AGP master use standard PCI protocol.
1 = Enable. The GMCH uses the Fast Write protocol for memory write transactions from the
GMCH to the AGP master. Fast Writes will occur at the data transfer rate selected by the data
rate bits (2:0) in this register.
3
Reserved.
2:0
Data Rate Enable (DRATE)—R/W.
The setting of these bits determines the AGP data transfer
rate. One (and only one) bit in this field must be set to indicate the desired data transfer rate. The
same bit must be set on both master and target.
AGP 2.0
001= 1X Transfer Mode (for AGP 2.0 signaling)
010= 2X Transfer Mode (NOT SUPPORTED)
100= 4X Transfer Mode (for AGP 2.0 signaling)
AGP 3.0
001= 4X transfer mode (for AGP 3.0 signaling)
010= 8X Transfer mode (for AGP 3.0 signaling)
100= Reserved
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