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參數(shù)資料
| 型號(hào)： | 82C836A-16 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Single-Chip 386sx AT |
| 中文描述： | 單芯片386sx在 |
| 文件頁(yè)數(shù)： | 41/205頁(yè) |
| 文件大?。?/td> | 3878K |
| 代理商： | 82C836A-16 |
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Table 4-1 summarizes the possible types of bus cycles based on bus owner, target
resource type and bus, and operand type. For CPU cycles alone, there are 78 different
cases; DMA and Master cycles account for an additional 46 and 56 cases, respectively.
SCATsx is designed to handle all these possible cases properly (AT-compatible).
Table 4-1.
SCATsx Cycle Types
CPU Accesses
Target Resource
Operand
Size
Type
Possible Buses
Size
Direction
Address
Total Cases
16-bit
Memory
LD, XD, SD
8, 16
Read/Write
Even, Odd
18
16-bit
Input/Output
Stx, LD, XD, SD
8, 16
Read/Write
Even, Odd
24
8-bit
Memory
XD, SD
8, 16
Read/Write
Even, Odd
12
8-bit
Input/Output
Stx, LD, XD, SD
8, 16
Read/Write
Even, Odd
24
Total Cases
78
Coprocessor accesses are 16-bit if coprocessor is present, 8-bit if absent. For 16-bit operand at o
16-bit operand at odd address is not counted in the Total Cases column. CPU can also perform INTA,
Stx denotes a SCATsx internal resource.
dd address, CPU itself performs two 8-bit transfers; so
HALT, and Shutdown cycles not listed.
DMA Transfer
Memory Resources
DMA Channel
and I/O Size
I/O Bus
Size
Bus
Direction
Address
Total Cases
16-bit
SD
XD
, SD
XD
, SD
16
LD, XD, SD
Read/Write
Even
6
8-bit
16
LD, XD, SD
Read/Write
Even, Odd
24
8-bit
8
XD, SD
Read/Write
Even, Odd
16
Total Cases
46
DMA I/O resource on XD can be FDD only (Channel 2). Memory resource on XD can be EPROM or video RAM
not listed above.
only. SCATsx can also perform Refresh,
Master Cycles
Target Resource
Operand
Size
Type
Bus
Size
Direction
Address
Total Cases
16-bit
Memory
LD, XD, SD
16
Read/Write
Even
6
16-bit
Memory
LD, XD, SD
8
Read/Write
Even, Odd
12
16-bit
Input/Output
Stx, XD, SD
16
Read/Write
Even
6
16-bit
Input/Output
Stx, XD, SD
8
Read/Write
Even, Odd
12
8-bit
Memory
XD, SD
8
Read/Write
Even, Odd
8
8-bit
Input/Output
Stx, XD, SD
8
Read/Write
Even, Odd
12
Total Cases
56
Master can reside on SD bus only. Local bus masters are also possible using HOLD/HLDA to get contro
These cases are included in the CPU Accesses section.
l, then generating CPU equivalent protocol.
I
Bus Control Arbitration and Basic Timing
Clock/Bus Control
4-6
Revision 3.0
P R E L I M I N A R Y
Chips and Technologies, Inc.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 82C836A-20 | Single-Chip 386sx AT |
| 82C836B | Single-Chip 386sx AT |
| 82C862 | FireLink USB Dual Controller Quad Port USB |
| 82C931 | Plug and Play Integrated Audio Controller |
| 82S09 | 576-BIT BIPOLAR RAM (64 X 9) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 82C836A-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT |
| 82C836B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Single-Chip 386sx AT |
| 82C83H | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Octal Latching Inverting Bus Driver |
| 82C84 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
| 82C84A | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS Clock Generator Driver |
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