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參數(shù)資料
| 型號(hào)： | ADSP-21371KSWZ-2B |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 31/48頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI |
| 時(shí)鐘速率： | 266MHz |
| 非易失內(nèi)存： | ROM（512 kB） |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 208-LQFP-EP（28x28） |
| 包裝： | 托盤 |
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ADSP-21371
S/PDIF Transmitter Input Data Timing
The timing requirements for the S/PDIF transmitter are given
in Table 34. Input signals (SCLK, FS, SDATA) are routed to the
DAI_P20–1 pins using the SRU. Therefore, the timing specifica
tions provided below are valid at the DAI_P20–1 pins.
Table 34. S/PDIF Transmitter Input Data Timing
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
1
FS Setup Before SCLK Rising Edge
3
ns
tSIHFS
1
FS Hold After SCLK Rising Edge
3
ns
tSISD
1
SData Setup Before SCLK Rising Edge
3
ns
tSIHD
1
SData Hold After SCLK Rising Edge
3
ns
tSITXCLKW
Transmit Clock Width
9
ns
tSITXCLK
Transmit Clock Period
20
ns
tSISCLKW
Clock Width
36
ns
tSISCLK
Clock Period
80
ns
1 DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
DAI_P20-1
(SCLK)
DAI_P20-1
(FS)
SAMPLE EDGE
tSISD
tSISFS
tSISCLKW
DAI_P20-1
(SDATA)
DAI_P20-1
(TXCLK)
tSIHD
tSIHFS
tSITXCLKW
tSITXCLK
tSISCLK
Figure 27. S/PDIF Transmitter Input Timing
Oversampling Clock (TxCLK) Switching Characteristics
The S/PDIF transmitter has an oversampling clock. This TxCLK
input is divided down to generate the biphase clock.
Table 35. Over Sampling Clock (TxCLK) Switching Characteristics
Parameter
Min
Max
Unit
TxCLK Frequency for TxCLK = 384 × FS
73.8
MHz
TxCLK Frequency for TxCLK = 256 × FS
49.2
MHz
Frame Rate
192.0
kHz
Rev. 0
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June 2007
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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